JPH0683056B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0683056B2 JPH0683056B2 JP61146961A JP14696186A JPH0683056B2 JP H0683056 B2 JPH0683056 B2 JP H0683056B2 JP 61146961 A JP61146961 A JP 61146961A JP 14696186 A JP14696186 A JP 14696186A JP H0683056 B2 JPH0683056 B2 JP H0683056B2
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- transistor
- output
- bipolar
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、デジタル回路技術、さらにはバイポーラ−
MOS複合型の論理回路に適用して有効な技術に関するも
ので、たとえば、PLD（プログラマブル・ロジック・ア
レイ）における論理アレイ駆動用ドライバに利用して有
効な技術に関するものである。
MOS複合型の論理回路に適用して有効な技術に関するも
ので、たとえば、PLD（プログラマブル・ロジック・ア
レイ）における論理アレイ駆動用ドライバに利用して有
効な技術に関するものである。
［従来の技術］ バイポーラ・トランジスタからなる出力段をMOSトラン
ジスタで駆動するバイポーラーMOS複合型の論理回路
は、たとえば日経マグロウヒル社刊行「日経エレクトロ
ニクス 1985年８月12日号（no.375）」187〜208頁に記
載されているように、バイポーラ素子の高駆動性とMOS
素子の低消費電力性を兼ね備え、高速かつ低消費電力の
論理回路として期待されている。
ジスタで駆動するバイポーラーMOS複合型の論理回路
は、たとえば日経マグロウヒル社刊行「日経エレクトロ
ニクス 1985年８月12日号（no.375）」187〜208頁に記
載されているように、バイポーラ素子の高駆動性とMOS
素子の低消費電力性を兼ね備え、高速かつ低消費電力の
論理回路として期待されている。
ここで、本発明者らは、そのバイポーラ−MOS複合型論
理回路について検討した。以下は、公知とされた技術で
はないが、本発明者によって検討された技術であり、そ
の概要は次のとおりである。
理回路について検討した。以下は、公知とされた技術で
はないが、本発明者によって検討された技術であり、そ
の概要は次のとおりである。
第３図は本発明者らによって検討されたバイポーラ−MO
S複合型論理回路の構成例を示す。
S複合型論理回路の構成例を示す。
同図に示す論理回路はインバータとして構成され、その
出力段がバイポーラ・トランジスタQ1,Q2によって構成
される一方、その前段側がｐチャンネルMOSトランジス
タMp1,Mp2およびｎチャンネルMOSトランジスタMn1,Mn2
を用いて構成されている。inは論理入力、outは論理出
力をそれぞれ示す。また、VCCは正側電源電位、GNDは接
地電位を示す。そのほか、D1はショットキー・バリア・
ダイオード、R1,R2は抵抗をそれぞれ示す。
出力段がバイポーラ・トランジスタQ1,Q2によって構成
される一方、その前段側がｐチャンネルMOSトランジス
タMp1,Mp2およびｎチャンネルMOSトランジスタMn1,Mn2
を用いて構成されている。inは論理入力、outは論理出
力をそれぞれ示す。また、VCCは正側電源電位、GNDは接
地電位を示す。そのほか、D1はショットキー・バリア・
ダイオード、R1,R2は抵抗をそれぞれ示す。
第３図に示したバイポーラ−MOS複合型論理回路では、
入力inの論理状態をＨ（高レベル）にすると、ｎチャン
ネルMOSトランジスタMn1とMn2がオン（ON）状態になる
一方、ｐチャンネルMOSトランジスタMp2がオフ（OFF）
状態になる。これにより、接地電位GND側のバイポーラ
・トランジスタQ2がオン（ON）状態になる一方、電源電
位VCC側のバイポーラ・トランジスタQ2がオフ（OFF）状
態になって、出力outは接地電位GND側すなわちＬ（低レ
ベル）の論理状態に引き下げられる。ｎチャネルMOSト
ランジスタMn2は、出力outが低レベルに引き下げられる
まで、ショットキーダイオードD1を介して供給される出
力outによって接地電位側の出力トランジスタQ2にベー
ス電流を与える。
入力inの論理状態をＨ（高レベル）にすると、ｎチャン
ネルMOSトランジスタMn1とMn2がオン（ON）状態になる
一方、ｐチャンネルMOSトランジスタMp2がオフ（OFF）
状態になる。これにより、接地電位GND側のバイポーラ
・トランジスタQ2がオン（ON）状態になる一方、電源電
位VCC側のバイポーラ・トランジスタQ2がオフ（OFF）状
態になって、出力outは接地電位GND側すなわちＬ（低レ
ベル）の論理状態に引き下げられる。ｎチャネルMOSト
ランジスタMn2は、出力outが低レベルに引き下げられる
まで、ショットキーダイオードD1を介して供給される出
力outによって接地電位側の出力トランジスタQ2にベー
ス電流を与える。
反対に、入力inをＬ（低レベル）にすると、Mn1,Mn2が
オフ（OFF）状態で、Mp1がオン（ON）状態になることに
より、Q1がオン（ON）状態で、Q2がオフ（OFF）状態と
なる。これにより、出力outは電源電位VCC側すなわちＨ
（高レベル）の論理状態に引き上げられる。
オフ（OFF）状態で、Mp1がオン（ON）状態になることに
より、Q1がオン（ON）状態で、Q2がオフ（OFF）状態と
なる。これにより、出力outは電源電位VCC側すなわちＨ
（高レベル）の論理状態に引き上げられる。
ここで、ｐチャンネルMOSトランジスタMp1は、そのゲー
トが固定電位（接地電位）に接続されることにより、ｎ
チャンネルMOSトランジスタMn1の負荷として動作する。
そして、入力inがＨ（高レベル）のときには、図中に破
線矢印で示すように、その負荷として動作するｐチャン
ネルMOSトランジスタMp1からｎチャンネルMOSトランジ
スタMn1を通して供給されるベース電流IBによって、接
地電位GND側のバイポーラ・トランジスタQ2がオン（O
N）駆動される。
トが固定電位（接地電位）に接続されることにより、ｎ
チャンネルMOSトランジスタMn1の負荷として動作する。
そして、入力inがＨ（高レベル）のときには、図中に破
線矢印で示すように、その負荷として動作するｐチャン
ネルMOSトランジスタMp1からｎチャンネルMOSトランジ
スタMn1を通して供給されるベース電流IBによって、接
地電位GND側のバイポーラ・トランジスタQ2がオン（O
N）駆動される。
［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。
あることが本発明者によってあきらかとされた。
すなわち、上記論理回路の出力outには、第３図中に破
線で示すように、抵抗負荷RL以外に、配線に寄生する分
布容量などによる容量負荷CLも接続される。この容量負
荷CLの大きさは、たとえばPLD（プログラマブル・ロジ
ック・アレイ）における論理アレイ駆動用ドライバとし
て使用される論理回路などでは、かなり大きな値にな
る。このような大きな容量負荷CLが接続された論理回路
の出力outを、Ｈ（高レベル）の論理状態から確実なＬ
（低レベル）の論理状態に引き下げられるようにするた
めには、入力inにＨ（高レベル）が与えられたときに、
出力段の接地電位側バイポーラ・トランジスタQ2に供給
されるベース電流IBが十分に確保されるような回路構成
とする必要がある。これにより、そのバイポーラ・トラ
ンジスタQ2は、容量負荷CLからの放電電流ICCを速やか
に流して、出力outを確実なＬ（低レベル）状態に引き
下げることができる。
線で示すように、抵抗負荷RL以外に、配線に寄生する分
布容量などによる容量負荷CLも接続される。この容量負
荷CLの大きさは、たとえばPLD（プログラマブル・ロジ
ック・アレイ）における論理アレイ駆動用ドライバとし
て使用される論理回路などでは、かなり大きな値にな
る。このような大きな容量負荷CLが接続された論理回路
の出力outを、Ｈ（高レベル）の論理状態から確実なＬ
（低レベル）の論理状態に引き下げられるようにするた
めには、入力inにＨ（高レベル）が与えられたときに、
出力段の接地電位側バイポーラ・トランジスタQ2に供給
されるベース電流IBが十分に確保されるような回路構成
とする必要がある。これにより、そのバイポーラ・トラ
ンジスタQ2は、容量負荷CLからの放電電流ICCを速やか
に流して、出力outを確実なＬ（低レベル）状態に引き
下げることができる。
ところが、出力段の接地電位側バイポーラ・トランジス
タQ2による容量負荷CLの放電が完了して、出力outが確
実なＬ（低レベル）状態に引き下げられた後の定常状態
では、容量負荷CLからの大きな放電電流ICCはもはやな
く、抵抗負荷RLからの比較的小さな電流ICSだけしか流
れなくなる。この場合、先の放電電流ICCを流すのに十
分な大きさに設定されたベース電流IBは過剰となる。こ
の定常時において過剰となるベース電流IBは消費電力の
無駄となる。また、定常時に過剰なベース電流IBを供給
され続けていたバイポーラ・トランジスタQ2は、そのベ
ース蓄積電荷が増大させられることによって、入力inが
Ｈ（高レベル）からＬ（低レベル）に変化したときのオ
ン（ON）状態からオフ（OFF）状態への切換速度が遅く
なる。
タQ2による容量負荷CLの放電が完了して、出力outが確
実なＬ（低レベル）状態に引き下げられた後の定常状態
では、容量負荷CLからの大きな放電電流ICCはもはやな
く、抵抗負荷RLからの比較的小さな電流ICSだけしか流
れなくなる。この場合、先の放電電流ICCを流すのに十
分な大きさに設定されたベース電流IBは過剰となる。こ
の定常時において過剰となるベース電流IBは消費電力の
無駄となる。また、定常時に過剰なベース電流IBを供給
され続けていたバイポーラ・トランジスタQ2は、そのベ
ース蓄積電荷が増大させられることによって、入力inが
Ｈ（高レベル）からＬ（低レベル）に変化したときのオ
ン（ON）状態からオフ（OFF）状態への切換速度が遅く
なる。
以上のように、上述したバイポーラ−MOS複合型の論理
回路では、確実なＬ（低レベル）出力を得るために十分
な大きさに設定されたベース電流が負荷の状態の変化に
よって過剰となることがあり、これによって消費電力の
無駄を生じ、さらには出力をＬ（低レベル）からＨ（高
レベル）に引き上げる際の動作の遅れをもたらす、とい
ったような問題点のあることが本発明者らによってあき
らかとされた。
回路では、確実なＬ（低レベル）出力を得るために十分
な大きさに設定されたベース電流が負荷の状態の変化に
よって過剰となることがあり、これによって消費電力の
無駄を生じ、さらには出力をＬ（低レベル）からＨ（高
レベル）に引き上げる際の動作の遅れをもたらす、とい
ったような問題点のあることが本発明者らによってあき
らかとされた。
本発明の目的は、バイポーラ−MOS複合型の論理回路に
あって、その出力段をなすバイポーラ・トランジスタ
に、負荷状態の変化に拘らず、出力を確実なＬ（低レベ
ル）状態に保つのに常に最適な量のベース電流を供給で
きるようにし、これにより消費電力の無駄を少なくし、
かつ出力をＬ（低レベル）からＨ（高レベル）へ引き上
げる際の動作を速められるようにする、という技術を提
供することにある。
あって、その出力段をなすバイポーラ・トランジスタ
に、負荷状態の変化に拘らず、出力を確実なＬ（低レベ
ル）状態に保つのに常に最適な量のベース電流を供給で
きるようにし、これにより消費電力の無駄を少なくし、
かつ出力をＬ（低レベル）からＨ（高レベル）へ引き上
げる際の動作を速められるようにする、という技術を提
供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、バイポーラ−MOS複合型の論理回路にあっ
て、出力段のＬ（低レベル）側バイポーラ・トランジス
タに供給されるベース電流の大きさを論理回路の出力状
態に基づいて負帰還制御する、というものである。
て、出力段のＬ（低レベル）側バイポーラ・トランジス
タに供給されるベース電流の大きさを論理回路の出力状
態に基づいて負帰還制御する、というものである。
［作用］ 上記した手段によれば、たとえば大きな容量負荷が接続
されているなどして出力の負荷が重いときは、その重い
負荷に応じて、出力段のＬ（低レベル）側バイポーラ・
トランジスタに供給されるベース電流が増大することに
より、出力のレベルをただちに確実なＬ（低レベル）状
態に引き下げることができる。また、容量負荷の放電が
完了するなどして出力の負荷が軽くなったときには、そ
の軽くなった負荷に応じて、出力段のＬ（低レベル）側
バイポーラ・トランジスタに供給されるベース電流が小
さく絞られるようになる。
されているなどして出力の負荷が重いときは、その重い
負荷に応じて、出力段のＬ（低レベル）側バイポーラ・
トランジスタに供給されるベース電流が増大することに
より、出力のレベルをただちに確実なＬ（低レベル）状
態に引き下げることができる。また、容量負荷の放電が
完了するなどして出力の負荷が軽くなったときには、そ
の軽くなった負荷に応じて、出力段のＬ（低レベル）側
バイポーラ・トランジスタに供給されるベース電流が小
さく絞られるようになる。
これにより、出力段をなすバイポーラ・トランジスタ
に、負荷状態の変化に拘らず、出力を確実なＬ（低レベ
ル）状態に保つのに常に最適な量のベース電流が供給で
きるようになって、消費電力の無駄を少なくし、かつ出
力をＬ（低レベル）からＨ（高レベル）へ引き上げる際
の動作を速められるようにする、という目的が達成され
る。
に、負荷状態の変化に拘らず、出力を確実なＬ（低レベ
ル）状態に保つのに常に最適な量のベース電流が供給で
きるようになって、消費電力の無駄を少なくし、かつ出
力をＬ（低レベル）からＨ（高レベル）へ引き上げる際
の動作を速められるようにする、という目的が達成され
る。
［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明す
る。
る。
なお、各図中、同一符号は同一あるいは相当部分を示
す。
す。
第１図はこの発明による技術が適用された論理回路の一
実施例を示す。
実施例を示す。
同図に示す論理回路は、基本的には第３図に示したもの
と同様である。
と同様である。
すなわち、同図に示す論理回路はインバータとして構成
され、その出力段がバイポーラ・トランジスタQ1,Q2に
よって構成される一方、その前段側がｐチャンネルMOS
トランジスタMp1,Mp2およびｎチャンネルMOSトランジス
タMn1,Mn2,Mn3を用いて構成されている。inは論理入
力、outは論理出力をそれぞれ示す。また、VCCは正側電
源電位、GNDは接地電位を示す。そのほか、D1はショッ
トキー・バリア・ダイオード、R1,R2は抵抗をそれぞれ
示す。
され、その出力段がバイポーラ・トランジスタQ1,Q2に
よって構成される一方、その前段側がｐチャンネルMOS
トランジスタMp1,Mp2およびｎチャンネルMOSトランジス
タMn1,Mn2,Mn3を用いて構成されている。inは論理入
力、outは論理出力をそれぞれ示す。また、VCCは正側電
源電位、GNDは接地電位を示す。そのほか、D1はショッ
トキー・バリア・ダイオード、R1,R2は抵抗をそれぞれ
示す。
第１図に示したバイポーラ−MOS複合型論理回路では、
入力inの論理状態をＨ（高レベル）にすると、ｎチャン
ネルMOSトランジスタMn1とMn2がオン（ON）状態になる
一方、ｐチャンネルMOSトランジスタMp2がオフ（OFF）
状態になる。これにより、接地電位GND側のバイポーラ
・トランジスタQ2がオン（ON）状態になる一方、電源電
位VCC側のバイポーラ・トランジスタQ2がオフ（OFF）状
態になって、出力outは接地電位GND側すなわちＬ（低レ
ベル）の論理状態に引き下げられる。
入力inの論理状態をＨ（高レベル）にすると、ｎチャン
ネルMOSトランジスタMn1とMn2がオン（ON）状態になる
一方、ｐチャンネルMOSトランジスタMp2がオフ（OFF）
状態になる。これにより、接地電位GND側のバイポーラ
・トランジスタQ2がオン（ON）状態になる一方、電源電
位VCC側のバイポーラ・トランジスタQ2がオフ（OFF）状
態になって、出力outは接地電位GND側すなわちＬ（低レ
ベル）の論理状態に引き下げられる。
反対に、入力inをＬ（低レベル）にすると、Mn1,Mn2が
オフ（OFF）状態で、Mp2がオン（ON）状態になることに
より、Q1がオン（ON）状態で、Q2がオフ（OFF）状態と
なる。これにより、出力outは電源電位VCC側すなわちＨ
（高レベル）の論理状態に引き上げられる。
オフ（OFF）状態で、Mp2がオン（ON）状態になることに
より、Q1がオン（ON）状態で、Q2がオフ（OFF）状態と
なる。これにより、出力outは電源電位VCC側すなわちＨ
（高レベル）の論理状態に引き上げられる。
ここで、ｐチャンネルMOSトランジスタMp1とｎチャンネ
ルMOSトランジスタMn3は、互いに並列に接続された状態
でもって、ｎチャンネルMOSトランジスタMn1の負荷１と
して動作する。この場合、第１図の論理回路では、一方
のｐチャンネルMOSトランジスタMp1は、そのゲートが固
定電位（接地電位）に接続されることにより、固定イン
ピーダンス負荷として動作するが、他方のｎチャンネル
MOSトランジスタMn3は、そのゲートが配線２を介して出
力out側に接続されることにより、その出力outの論理レ
ベルによって導通制御されるようになっている。すなわ
ち、上記バイポーラ・トランジスタQ2を導通させるため
のベース電流の大きさを上記論理回路の出力レベルによ
って負帰還制御する制御回路が形成されている。
ルMOSトランジスタMn3は、互いに並列に接続された状態
でもって、ｎチャンネルMOSトランジスタMn1の負荷１と
して動作する。この場合、第１図の論理回路では、一方
のｐチャンネルMOSトランジスタMp1は、そのゲートが固
定電位（接地電位）に接続されることにより、固定イン
ピーダンス負荷として動作するが、他方のｎチャンネル
MOSトランジスタMn3は、そのゲートが配線２を介して出
力out側に接続されることにより、その出力outの論理レ
ベルによって導通制御されるようになっている。すなわ
ち、上記バイポーラ・トランジスタQ2を導通させるため
のベース電流の大きさを上記論理回路の出力レベルによ
って負帰還制御する制御回路が形成されている。
第２図（ａ）（ｂ）は、第１図に示した論理回路の動作
例を等価回路によって示す。同図において、RLは抵抗負
荷を、CLは容量負荷をそれぞれ示す。
例を等価回路によって示す。同図において、RLは抵抗負
荷を、CLは容量負荷をそれぞれ示す。
先ず、（ａ）において、今までＨ（高レベル）状態であ
った出力outをＬ（低レベル）状態に切り換える過渡時
には、２つのMOSトランジスタMp1とMn3をそれぞれに流
れる電流IB1とIB2の和（IB1＋IB2）が、出力段のＬ（低
レベル）側バイポーラ・トランジスタQ2にベース電流と
して供給される。このベース電流（IB1＋IB2）によっ
て、バイポーラ・トランジスタQ2は、出力outを確実な
Ｌ（低レベル）状態にするのに十分な放電電流ICCを流
すことができる。
った出力outをＬ（低レベル）状態に切り換える過渡時
には、２つのMOSトランジスタMp1とMn3をそれぞれに流
れる電流IB1とIB2の和（IB1＋IB2）が、出力段のＬ（低
レベル）側バイポーラ・トランジスタQ2にベース電流と
して供給される。このベース電流（IB1＋IB2）によっ
て、バイポーラ・トランジスタQ2は、出力outを確実な
Ｌ（低レベル）状態にするのに十分な放電電流ICCを流
すことができる。
次に、（ｂ）に示すように、容量負荷CLの放電が完了し
た定常時には、出力outが確実なＬ（低レベル）状態に
なることによって、ｎチャンネルMOSトランジスタMn3が
オフ（OFF）状態となる。これにより、出力段のＬ（低
レベル）側バイポーラ・トランジスタQ2のベースには、
ｐチャンネルMOSトランジスタMp1を流れる電流IB1だけ
がベース電流として供給されるようになる。つまり、バ
イポーラ・トランジスタQ2のベース電流がIB1だけに減
少させられる。しかし、このときにはすでに容量負荷CL
の放電が完了しているため、バイポーラ・トランジスタ
Q2に抵抗負荷RLを流れる電流ICSを流せるだけのベース
電流IB1さえ供給されれば、それだけでもって出力outを
確実なＬ（低レベル）状態に保つことができる。
た定常時には、出力outが確実なＬ（低レベル）状態に
なることによって、ｎチャンネルMOSトランジスタMn3が
オフ（OFF）状態となる。これにより、出力段のＬ（低
レベル）側バイポーラ・トランジスタQ2のベースには、
ｐチャンネルMOSトランジスタMp1を流れる電流IB1だけ
がベース電流として供給されるようになる。つまり、バ
イポーラ・トランジスタQ2のベース電流がIB1だけに減
少させられる。しかし、このときにはすでに容量負荷CL
の放電が完了しているため、バイポーラ・トランジスタ
Q2に抵抗負荷RLを流れる電流ICSを流せるだけのベース
電流IB1さえ供給されれば、それだけでもって出力outを
確実なＬ（低レベル）状態に保つことができる。
以上のようにして、出力outの負荷が重くなっていると
きは、その重い負荷に応じて、出力段のＬ（低レベル）
側バイポーラ・トランジスタQ2に供給されるベース電流
が増大することにより、出力outのレベルをただちに確
実なＬ（低レベル）状態に引き下げることができる。ま
た、容量負荷の放電が完了するなどして出力の負荷が軽
くなったときには、その軽くなった負荷に応じて、出力
段のＬ（低レベル）側バイポーラ・トランジスタQ2に供
給されるベース電流が小さく絞られるようになる。
きは、その重い負荷に応じて、出力段のＬ（低レベル）
側バイポーラ・トランジスタQ2に供給されるベース電流
が増大することにより、出力outのレベルをただちに確
実なＬ（低レベル）状態に引き下げることができる。ま
た、容量負荷の放電が完了するなどして出力の負荷が軽
くなったときには、その軽くなった負荷に応じて、出力
段のＬ（低レベル）側バイポーラ・トランジスタQ2に供
給されるベース電流が小さく絞られるようになる。
これにより、出力段をなすバイポーラ・トランジスタ
に、負荷状態の変化に拘らず、出力を確実なＬ（低レベ
ル）状態に保つのに常に最適な量のベース電流が供給で
きるようになって、消費電力の無駄を少なくし、かつ出
力をＬ（低レベル）からＨ（高レベル）へ引き上げる際
の動作を速められるようにする、という目的が達成され
る。
に、負荷状態の変化に拘らず、出力を確実なＬ（低レベ
ル）状態に保つのに常に最適な量のベース電流が供給で
きるようになって、消費電力の無駄を少なくし、かつ出
力をＬ（低レベル）からＨ（高レベル）へ引き上げる際
の動作を速められるようにする、という目的が達成され
る。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、上記負荷
１の素子としては、バイポーラ・トランジスタなどの能
動素子を使うこともできる。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、上記負荷
１の素子としては、バイポーラ・トランジスタなどの能
動素子を使うこともできる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるPLDにおける論理ア
レイ駆動用のドライバなどに適用した場合について説明
したが、それに限定されるものではなく、たとえば、Ｓ
−RAM（スタチック型RAM）におけるワード線ドライバあ
るいは一般通信用のライン・ドライバなどにも適用でき
る。また、インバータ以外の論理機能をもたせることも
できる。
をその背景となった利用分野であるPLDにおける論理ア
レイ駆動用のドライバなどに適用した場合について説明
したが、それに限定されるものではなく、たとえば、Ｓ
−RAM（スタチック型RAM）におけるワード線ドライバあ
るいは一般通信用のライン・ドライバなどにも適用でき
る。また、インバータ以外の論理機能をもたせることも
できる。
［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、バイポーラ−MOS複合型の論理回路にあっ
て、その出力段をなすバイポーラ・トランジスタに、負
荷状態の変化に拘らず、出力を確実なＬ（低レベル）状
態に保つのに常に最適な量のベース電流を供給すること
ができ、これによって消費電力の無駄を少なくし、かつ
出力をＬ（低レベル）からＨ（高レベル）へ引き上げる
際の動作を速められるようになる、という効果が得られ
る。
て、その出力段をなすバイポーラ・トランジスタに、負
荷状態の変化に拘らず、出力を確実なＬ（低レベル）状
態に保つのに常に最適な量のベース電流を供給すること
ができ、これによって消費電力の無駄を少なくし、かつ
出力をＬ（低レベル）からＨ（高レベル）へ引き上げる
際の動作を速められるようになる、という効果が得られ
る。
第１図はこの発明による技術が適用されたバイポーラ−
MOS複合型論理回路の一実施例を示す回路図、 第２図（ａ）（ｂ）の第１図に示した論理回路の動作例
を示す等価回路図、 第３図はこの発明に先立って検討されたバイポーラ−MO
S複合型論理回路の構成例を示す回路図である。 Q1,Q2……出力段を構成するバイポーラ・トランジス
タ、Mp1,Mp2……前段側を構成するｐチャンネルMOSトラ
ンジスタ、Mn1,Mn2,Mn3……前段側を構成するｎチャン
ネルMOSトランジスタ、１……出力の状態によって負帰
還制御される負荷。
MOS複合型論理回路の一実施例を示す回路図、 第２図（ａ）（ｂ）の第１図に示した論理回路の動作例
を示す等価回路図、 第３図はこの発明に先立って検討されたバイポーラ−MO
S複合型論理回路の構成例を示す回路図である。 Q1,Q2……出力段を構成するバイポーラ・トランジス
タ、Mp1,Mp2……前段側を構成するｐチャンネルMOSトラ
ンジスタ、Mn1,Mn2,Mn3……前段側を構成するｎチャン
ネルMOSトランジスタ、１……出力の状態によって負帰
還制御される負荷。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 秀一 東京都小平市上水本町1479番地 日立マイ クロコンピュータエンジニアリング株式会 社内 (56)参考文献 特開 昭61−29216（ＪＰ，Ａ) 特開 昭61−84112（ＪＰ，Ａ)
Claims (1)
- 【請求項１】電源端子と出力端子との間に設けられた第
１バイポーラ出力トランジスタと、上記出力端子と回路
の基準電位点との間に設けられた第２バイポーラ出力ト
ランジスタと、上記第１バイポーラ出力トランジスタの
ベース・エミッタ間順方向電圧に対して逆バイアス状態
になる方向をもってかかる第１バイポーラ出力トランジ
スタのベース・エミッタ間に設けられたダイオード素子
と、上記電源端子と上記第１バイポーラ出力トランジス
タのベースとの間に設けられかつゲートが入力端子に接
続された第1pチャンネルMOSトランジスタと、上記第１
バイポーラ出力トランジスタのベースと上記第２バイポ
ーラ出力トランジスタのベースとの間に設けられかつゲ
ートが上記入力端子に接続された第1nチャンネルMOSト
ランジスタと、ゲートが基準電位点に接続された第2pチ
ャンネルMOSトランジスタと、上記第2pチャンネルMOSト
ランジスタと並列接続されかつゲートが上記第１バイポ
ーラ出力トランジスタのベースに接続された第2nチャン
ネルMOSトランジスタと、上記並列接続の第2pチャンネ
ルMOSトランジスタと第2nチャンネルMOSトランジスタと
直列接続されて上記電源端子と上記第２バイポーラ出力
トランジスタのベースとの間に設けられかつゲートが上
記入力端子に接続された第2nチャンネルMOSトランジス
タとから構成されてなることを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146961A JPH0683056B2 (ja) | 1986-06-25 | 1986-06-25 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146961A JPH0683056B2 (ja) | 1986-06-25 | 1986-06-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634713A JPS634713A (ja) | 1988-01-09 |
| JPH0683056B2 true JPH0683056B2 (ja) | 1994-10-19 |
Family
ID=15419495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61146961A Expired - Lifetime JPH0683056B2 (ja) | 1986-06-25 | 1986-06-25 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683056B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2696519B2 (ja) * | 1988-02-03 | 1998-01-14 | 株式会社日立製作所 | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029216A (ja) * | 1983-06-23 | 1985-02-14 | Disco Abrasive Sys Ltd | 硬性物体の加工方法 |
| JPS6184112A (ja) * | 1984-10-02 | 1986-04-28 | Fujitsu Ltd | 論理ゲ−ト回路 |
-
1986
- 1986-06-25 JP JP61146961A patent/JPH0683056B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS634713A (ja) | 1988-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4849660A (en) | BICMOS output interface circuit for level-shifting ECL to CMOS | |
| JPH0616585B2 (ja) | バツフア回路 | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| US4835420A (en) | Method and apparatus for signal level conversion with clamped capacitive bootstrap | |
| JPS62284523A (ja) | Ｔｔｌ両立可能併合パイポ−ラ／ｃｍｏｓ出力バツフア回路 | |
| JP2000091900A (ja) | ブ―トストラップ型ｍｏｓドライバ― | |
| JPH06177665A (ja) | 集積回路入力を所定状態にプルアップする回路 | |
| JPH0261817B2 (ja) | ||
| US4289978A (en) | Complementary transistor inverting emitter follower circuit | |
| US4839537A (en) | BicMO logic circuit | |
| EP0281113B1 (en) | Semi-conductor buffer circuit | |
| KR900000487B1 (ko) | 논리 게이트 회로 | |
| EP0444408A2 (en) | Emitter coupled logic circuit | |
| US4491807A (en) | FET Negative resistance circuits | |
| EP0189564A2 (en) | High to low transition speed up circuit for TTL-type gates | |
| JPS63300623A (ja) | 半導体バツフア回路 | |
| JP2547893B2 (ja) | 論理回路 | |
| US4458162A (en) | TTL Logic gate | |
| US5124582A (en) | Bi-cmos circuit with high-speed active pull-down output currents | |
| US5408136A (en) | Circuit for providing fast logic transitions | |
| KR0165986B1 (ko) | BiCMOS 논리 회로 | |
| JPH0683056B2 (ja) | 論理回路 | |
| JPS61174814A (ja) | Ｅｃｌ出力回路 | |
| JPH0683058B2 (ja) | 出力回路 | |
| JP2586601B2 (ja) | カレントミラー回路 |