JPH0683063B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0683063B2 JPH0683063B2 JP61231855A JP23185586A JPH0683063B2 JP H0683063 B2 JPH0683063 B2 JP H0683063B2 JP 61231855 A JP61231855 A JP 61231855A JP 23185586 A JP23185586 A JP 23185586A JP H0683063 B2 JPH0683063 B2 JP H0683063B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- node
- circuit
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路に係り、特にCMOS（相補性絶縁
ゲート型）選択回路を基本構成要素とするCMOS論理回路
を含む半導体集積回路に関する。
ゲート型）選択回路を基本構成要素とするCMOS論理回路
を含む半導体集積回路に関する。
（従来の技術） 一般に、CMOS論理回路は、低消費電力等の特長があるの
で論理LSIの分野においてＮチャネルMOS回路に代えて採
用されつつある。この場合、CMOS論理回路を従来の設計
手法で構成すると、ＮチャネルMOS回路に比べて約２倍
の素子を要するという欠点があり、素子数を減少するた
めに回路技術的な工夫（プリチャージ回路方式、ドミノ
回路方式、ダイナミック回路方式等）がなされている。
しかし、上記プリチャージ回路方式は、同期回路に採用
した場合にクロック周期の半分をプリチャージ動作に使
うので、演算動作のための時間が半減するという問題が
ある。また、上記プリチャージ回路方式を採用した回路
は、出力結果が高インピーダンス状態であるので、雑音
信号に弱く、チャージシェアの問題で回路の誤動作を起
こし易い等の問題があった。また、前記ダイナミック回
路方式を採用した回路、たとえばダイナミックシフトレ
ジスタは、記憶の保持には有益ではあるが、出力結果が
高インピーダンス状態であるので、出力信号線を長く
（遠くへ）配線することが難しく、使用するクロック信
号線の本数が増す等の問題があった。
で論理LSIの分野においてＮチャネルMOS回路に代えて採
用されつつある。この場合、CMOS論理回路を従来の設計
手法で構成すると、ＮチャネルMOS回路に比べて約２倍
の素子を要するという欠点があり、素子数を減少するた
めに回路技術的な工夫（プリチャージ回路方式、ドミノ
回路方式、ダイナミック回路方式等）がなされている。
しかし、上記プリチャージ回路方式は、同期回路に採用
した場合にクロック周期の半分をプリチャージ動作に使
うので、演算動作のための時間が半減するという問題が
ある。また、上記プリチャージ回路方式を採用した回路
は、出力結果が高インピーダンス状態であるので、雑音
信号に弱く、チャージシェアの問題で回路の誤動作を起
こし易い等の問題があった。また、前記ダイナミック回
路方式を採用した回路、たとえばダイナミックシフトレ
ジスタは、記憶の保持には有益ではあるが、出力結果が
高インピーダンス状態であるので、出力信号線を長く
（遠くへ）配線することが難しく、使用するクロック信
号線の本数が増す等の問題があった。
（発明が解決しようとする問題点） 本発明は、上記したようにCMOS論理回路の素子数を減ら
そうとしてプリチャージ回路方式とかダイナミック回路
方式を採用することに伴なう問題点を根本的に解決すべ
くなされたもので、極く少数の素子からなる基本のCMOS
回路を用いて所望の各種の論理回路を実現できると共に
各論理回路間の配線を容易に行なうことができ、全体と
して素子数および配線領域の減少化が可能となる半導体
集積回路を提供することを目的とする。
そうとしてプリチャージ回路方式とかダイナミック回路
方式を採用することに伴なう問題点を根本的に解決すべ
くなされたもので、極く少数の素子からなる基本のCMOS
回路を用いて所望の各種の論理回路を実現できると共に
各論理回路間の配線を容易に行なうことができ、全体と
して素子数および配線領域の減少化が可能となる半導体
集積回路を提供することを目的とする。
（問題点を解決するための手段） 種々の論理回路の論理の特性を考察した結果、論理回路
の構成要素は二者択一、即ちＡ＊Ｓ＋Ｂ＊（ここで、
記号＊は論理積、＋は論理和）の論理式で表現される部
分が大半であることが判明した。そこで、本発明の半導
体集積回路は、上記論理式で表わされる選択回路、即ち
二入力の一方を選択信号入力の論理レベルに応じて選択
するスタティック回路構成のCMOS論理回路を基本構成要
素として形成されたCMOS論理回路を含むように構成し
た。
の構成要素は二者択一、即ちＡ＊Ｓ＋Ｂ＊（ここで、
記号＊は論理積、＋は論理和）の論理式で表現される部
分が大半であることが判明した。そこで、本発明の半導
体集積回路は、上記論理式で表わされる選択回路、即ち
二入力の一方を選択信号入力の論理レベルに応じて選択
するスタティック回路構成のCMOS論理回路を基本構成要
素として形成されたCMOS論理回路を含むように構成し
た。
そして、上記各CMOS選択回路には、正方形の領域の各辺
の中央部に３つの入力ノードと１つの出力ノードとを形
成し、各CMOS選択回路を離隔してアレイ状に配置してい
る。これらCMOS選択回路が形成された領域のパターンを
90度回転、または鏡像を形成するように配置することに
よって、配線長が短くなる各入力ノード及び出力ノード
の配置を選択し、且つ各CMOS選択回路の各ノード間を配
線領域上で選択的に配線することによってゲートアレイ
を構成してなることを特徴とする。
の中央部に３つの入力ノードと１つの出力ノードとを形
成し、各CMOS選択回路を離隔してアレイ状に配置してい
る。これらCMOS選択回路が形成された領域のパターンを
90度回転、または鏡像を形成するように配置することに
よって、配線長が短くなる各入力ノード及び出力ノード
の配置を選択し、且つ各CMOS選択回路の各ノード間を配
線領域上で選択的に配線することによってゲートアレイ
を構成してなることを特徴とする。
（作 用） 正方形の領域の各辺の中央部に３つの入力ノードと１つ
の出力ノードを配置してスタティック回路構成のCMOS選
択回路を形成しているので、これらCMOS選択回路が形成
された領域のパターンを90度単位で回転、またはその鏡
像を形成するように配置することによって、配線長が短
くなる各入力ノード及び出力ノードの配置を選択でき
る。上記CMOS論理回路はスタティック回路構成であるの
で、プリチャージ回路方式やダイナミック回路方式を採
用することに伴なう問題が生じる余地はなく、素子数の
削減や入出力配線領域の減少が可能になる。
の出力ノードを配置してスタティック回路構成のCMOS選
択回路を形成しているので、これらCMOS選択回路が形成
された領域のパターンを90度単位で回転、またはその鏡
像を形成するように配置することによって、配線長が短
くなる各入力ノード及び出力ノードの配置を選択でき
る。上記CMOS論理回路はスタティック回路構成であるの
で、プリチャージ回路方式やダイナミック回路方式を採
用することに伴なう問題が生じる余地はなく、素子数の
削減や入出力配線領域の減少が可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すゲートアレイLSIは、基本構成要素であるC
MOS選択回路SLがたとえば10mm角のLSIチップ10上に配列
されている状態を概略的に示しており、11は選択回路SL
相互間の領域は配線領域である。上記CMOS選択回路SL
は、第２図または第３図または第４図に示すように構成
されている。即ち、第２図のCMOS選択回路は、Ｐチャネ
ルMOSトランジスタTPおよびＮチャネルMOSトランジスタ
TNの各一端が対応して第1,第２の入力ノード21,22とな
り、上記トランジスタTP,TNの各ゲートが選択信号入力
ノード23となり、上記トランジスタTP,TNの他端相互接
続点が出力ノード24となっている。上記Ｐチャネルトラ
ンジスタTPは、ゲート入力のロウレベル・ハイレベルに
対応して導通・非導通状態になり、Ｎチャネルトランジ
スタTNはゲート入力のハイレベル・ロウレベルに対応し
て導通・非導通状態になる。したがって、上記選択回路
は、第1,第２の入力ノード21,22に各対応して入力B,Aが
入力し、選択信号入力ノード23に選択信号Ｓが入力する
と、３つの入力A,B,Sに対して１つの出力Ｑ（＝Ｓ＊Ａ
＋＊Ｂ）を生じる論理式で表わされる機能を有し、そ
の構成は各１個のＰチャネルトランジスタ、Ｎチャネル
トランジスタからなり、素子数が極めて少なく、簡易な
構成である。上記選択回路は、単独でまたは複数個の組
合せで各種のCMOS論理回路を実現できる（後述する）も
のであり、他の回路との配線を容易に且つ短かく行ない
得るように、たとえば第５図（ａ）乃至（ｃ）に示すよ
うに３つの入力A,B,Sの入力ノードおよび１つの出力Ｑ
の出力ノードを配置することが望ましい。即ち、選択回
路領域SL′をたとえば20μ〜40μ角の大きさで構成し、
この四角形（正方形）の領域の各辺の中央部に前記４つ
のノード（３つの入力ノード21,22,23と１つの出力ノー
ド24）を分離して配置することが望ましい。なお、上記
４つのノードの配置関係は、第５図（ａ）乃至（ｃ）に
示した３つの配置関係を基本とし、それぞれの選択回路
領域SL′を90度回転し、またはその鏡像を形成するよう
に配置することによって、上記３つの配置関係それぞれ
に８通り、すなわち24通りの構成が可能であり、配線長
が短くなるように配置関係を定めれば良い。
MOS選択回路SLがたとえば10mm角のLSIチップ10上に配列
されている状態を概略的に示しており、11は選択回路SL
相互間の領域は配線領域である。上記CMOS選択回路SL
は、第２図または第３図または第４図に示すように構成
されている。即ち、第２図のCMOS選択回路は、Ｐチャネ
ルMOSトランジスタTPおよびＮチャネルMOSトランジスタ
TNの各一端が対応して第1,第２の入力ノード21,22とな
り、上記トランジスタTP,TNの各ゲートが選択信号入力
ノード23となり、上記トランジスタTP,TNの他端相互接
続点が出力ノード24となっている。上記Ｐチャネルトラ
ンジスタTPは、ゲート入力のロウレベル・ハイレベルに
対応して導通・非導通状態になり、Ｎチャネルトランジ
スタTNはゲート入力のハイレベル・ロウレベルに対応し
て導通・非導通状態になる。したがって、上記選択回路
は、第1,第２の入力ノード21,22に各対応して入力B,Aが
入力し、選択信号入力ノード23に選択信号Ｓが入力する
と、３つの入力A,B,Sに対して１つの出力Ｑ（＝Ｓ＊Ａ
＋＊Ｂ）を生じる論理式で表わされる機能を有し、そ
の構成は各１個のＰチャネルトランジスタ、Ｎチャネル
トランジスタからなり、素子数が極めて少なく、簡易な
構成である。上記選択回路は、単独でまたは複数個の組
合せで各種のCMOS論理回路を実現できる（後述する）も
のであり、他の回路との配線を容易に且つ短かく行ない
得るように、たとえば第５図（ａ）乃至（ｃ）に示すよ
うに３つの入力A,B,Sの入力ノードおよび１つの出力Ｑ
の出力ノードを配置することが望ましい。即ち、選択回
路領域SL′をたとえば20μ〜40μ角の大きさで構成し、
この四角形（正方形）の領域の各辺の中央部に前記４つ
のノード（３つの入力ノード21,22,23と１つの出力ノー
ド24）を分離して配置することが望ましい。なお、上記
４つのノードの配置関係は、第５図（ａ）乃至（ｃ）に
示した３つの配置関係を基本とし、それぞれの選択回路
領域SL′を90度回転し、またはその鏡像を形成するよう
に配置することによって、上記３つの配置関係それぞれ
に８通り、すなわち24通りの構成が可能であり、配線長
が短くなるように配置関係を定めれば良い。
なお、第３図の選択回路は、第１の入力ノード21に一方
の入力端が接続されたCMOSアンドゲート31と、第２の入
力ノード22に一方の入力端が接続され、選択信号の入力
ノード23に他方の入力端が接続されたCMOSアンドゲート
32と、上記選択信号Ｓの入力ノード23と上記CMOSアンド
ゲート31の他方の入力端との間に挿入接続されたCMOSイ
ンバータ33と、上記２つのアンドゲート31,32の各出力
が入力して出力Ｑ（＝Ｓ＊Ａ＋＊Ｂ）を発生する二入
力オアゲート34とからなる。また、第４図に示した選択
回路は、第１の入力ノード21と第２の入力ノード22との
間に第１のＮチャネルトランジスタTN1,TN2が直列に接
続され、VCC電源端と接地端との間にＰチャネルトラン
ジスタTPと第３のＮチャネルトランジスタTN3とが直列
に接続され、上記トランジスタTPおよびTN3の各ゲート
が選択信号の入力ノード23に接続され、上記トランジス
タTPおよびTN3の直列接続点が前記トランジスタTN1,TN2
の各ゲートに接続され、上記トランジスタTN1およびTN2
の直列接続点が出力ノード24に接続されたものである。
前記トランジスタTPおよびTN3はインバータを形成して
おり、出力ノード24に出力Ｑ＝Ｓ＊Ａ＋＊Ｂが得られ
る。
の入力端が接続されたCMOSアンドゲート31と、第２の入
力ノード22に一方の入力端が接続され、選択信号の入力
ノード23に他方の入力端が接続されたCMOSアンドゲート
32と、上記選択信号Ｓの入力ノード23と上記CMOSアンド
ゲート31の他方の入力端との間に挿入接続されたCMOSイ
ンバータ33と、上記２つのアンドゲート31,32の各出力
が入力して出力Ｑ（＝Ｓ＊Ａ＋＊Ｂ）を発生する二入
力オアゲート34とからなる。また、第４図に示した選択
回路は、第１の入力ノード21と第２の入力ノード22との
間に第１のＮチャネルトランジスタTN1,TN2が直列に接
続され、VCC電源端と接地端との間にＰチャネルトラン
ジスタTPと第３のＮチャネルトランジスタTN3とが直列
に接続され、上記トランジスタTPおよびTN3の各ゲート
が選択信号の入力ノード23に接続され、上記トランジス
タTPおよびTN3の直列接続点が前記トランジスタTN1,TN2
の各ゲートに接続され、上記トランジスタTN1およびTN2
の直列接続点が出力ノード24に接続されたものである。
前記トランジスタTPおよびTN3はインバータを形成して
おり、出力ノード24に出力Ｑ＝Ｓ＊Ａ＋＊Ｂが得られ
る。
なお、前記第２図の選択回路においては、第２の入力ノ
ード22の入力Ａと選択信号Ｓ入力とが共にハイレベルの
ときに出力Ｑのハイレベルが弱い、つまり完全なハイレ
ベルであるVCC電源電位5Vにならず、5V-VTN（Ｎチャネ
ルトランジスタTNの閾値電圧）になる。また、第１の入
力ノード21の入力Ｂと選択信号Ｓ入力とが共にロウレベ
ルのときに出力Ｑのロウレベルが弱い、つまり完全なロ
ウレベルである接地電位OVにならず、OV＋VTP（Ｐチャ
ネルトランジスタTPの閾値電圧）になる。このように、
出力Ｑのハイレベルまたはロウレベルが弱いことは、回
路の動作マージンが少なくなるが、後段で入力をハイレ
ベルまたはロウレベルと感じることは十分に可能であ
り、LSIの製造工程においてイオン注入量の調整等によ
りバックゲートバイアス効果を最小限に押えることによ
って、出力Ｑのレベルを実用的な動作範囲に設定するこ
とが可能である。勿論、必要に応じて上記選択回路の後
段にインバータを挿入して前記出力Ｑのレベルを補強す
るようにしてもよい。
ード22の入力Ａと選択信号Ｓ入力とが共にハイレベルの
ときに出力Ｑのハイレベルが弱い、つまり完全なハイレ
ベルであるVCC電源電位5Vにならず、5V-VTN（Ｎチャネ
ルトランジスタTNの閾値電圧）になる。また、第１の入
力ノード21の入力Ｂと選択信号Ｓ入力とが共にロウレベ
ルのときに出力Ｑのロウレベルが弱い、つまり完全なロ
ウレベルである接地電位OVにならず、OV＋VTP（Ｐチャ
ネルトランジスタTPの閾値電圧）になる。このように、
出力Ｑのハイレベルまたはロウレベルが弱いことは、回
路の動作マージンが少なくなるが、後段で入力をハイレ
ベルまたはロウレベルと感じることは十分に可能であ
り、LSIの製造工程においてイオン注入量の調整等によ
りバックゲートバイアス効果を最小限に押えることによ
って、出力Ｑのレベルを実用的な動作範囲に設定するこ
とが可能である。勿論、必要に応じて上記選択回路の後
段にインバータを挿入して前記出力Ｑのレベルを補強す
るようにしてもよい。
これに対して、前記第４図の選択回路は、第２の入力ノ
ード22の入力Ａと選択信号Ｓ入力とが共にハイレベルの
ときは出力Ｑのハイレベルが弱いが、第１の入力ノード
21の入力Ｂと選択信号Ｓ入力とがロウレベルのときは、
ＮチャネルトランジスタTN1がVCC電源電位に近い選択信
号によりゲート制御されるので出力Ｑのロウレベルは
十分に低く（強く）なる。
ード22の入力Ａと選択信号Ｓ入力とが共にハイレベルの
ときは出力Ｑのハイレベルが弱いが、第１の入力ノード
21の入力Ｂと選択信号Ｓ入力とがロウレベルのときは、
ＮチャネルトランジスタTN1がVCC電源電位に近い選択信
号によりゲート制御されるので出力Ｑのロウレベルは
十分に低く（強く）なる。
次に、前記第２図の選択回路を基本として各種のCMOS論
理回路を構成した応用例について第６図乃至第９図を参
照して説明するが、それぞれ対応する従来例のCMOS論理
回路について対比のために第10図乃至第13図に示した。
即ち、第６図に示すインバータは、基本の選択回路にお
ける第１の入力ノード21をVCC電源線に接続し、第２の
入力ノード22を接地線に接続し、選択信号用の入力ノー
ド23に入力Ａを与えることによって、出力Ｑ＝Ｏ＊Ａ＋
１＊＝が得られる。このインバータに対応する従来
のインバータは、第10図に示すように回路接続されたＰ
チャネルトランジスタ100、Ｎチャネルトランジスタ101
からなる。第７図に示すアンド回路は、基本の選択回路
における第２の入力ノード22に入力Ａを与え第１の入力
ノード21を接地線に接続し、選択信号用の入力ノード23
に入力Ｂを与えることによって、出力Ｑ＝Ａ＊Ｂ＋Ｏ＊
＝Ａ＊Ｂが得られる。このアンド回路に対応する従来
のアンド回路は、第11図に示すように回路接続された多
数の素子（３個のＰチャネルトランジスタ111,112,113
および３個のＮチャネルトランジスタ114,115,116）を
要する。第８図に示すオア回路は、基本の選択回路にお
ける第１の入力ノード21に入力Ａを与え、第２の入力ノ
ード22をVCC電源線に接続し、選択信号用の入力ノード2
3に入力Ｂを与えることによって出力Ｑ＝Ａ＊＋１＊
Ｂ＝Ａ＊＋（Ａ＋）＊Ｂ＝Ａ＊＋Ａ＊Ｂ＋＊Ｂ
＝Ａ＊（＋Ｂ）＋＊Ｂ＝Ａ＋Ｂが得られる。このオ
ア回路に対応する従来のオア回路は、第12図に示すよう
に回路接続された多数の素子（３個のＰチャネルトラン
ジスタ121,122,123および３個のＮチャネルトランジス
タ124,125,126）を要する。第９図に示す排他的オア回
路は、基本の選択回路が２個組み合わされており、前段
の基本回路は第６図に示したように入力Ａを選択信号と
することによって出力を得るインバータとして形成さ
れており、後段の基本回路は第１の入力ノード21に入力
Ａが与えられ、第２の入力ノード22に前段のインバータ
の出力が与えられ、選択信号用の入力ノード23に入力
Ｂが与えられており、出力Ｑ＝Ａ＊＋＊Ｂ＝ＡＢ
（記号は排他的論理和）が得られる。この排他的オア
回路に対応する従来の排他的オア回路は、第13図に示す
ように回路接続された多数の素子（６個のＰチャネルト
ランジスタ131〜136および６個のＮチャネルトランジス
タ137〜142）を要する。
理回路を構成した応用例について第６図乃至第９図を参
照して説明するが、それぞれ対応する従来例のCMOS論理
回路について対比のために第10図乃至第13図に示した。
即ち、第６図に示すインバータは、基本の選択回路にお
ける第１の入力ノード21をVCC電源線に接続し、第２の
入力ノード22を接地線に接続し、選択信号用の入力ノー
ド23に入力Ａを与えることによって、出力Ｑ＝Ｏ＊Ａ＋
１＊＝が得られる。このインバータに対応する従来
のインバータは、第10図に示すように回路接続されたＰ
チャネルトランジスタ100、Ｎチャネルトランジスタ101
からなる。第７図に示すアンド回路は、基本の選択回路
における第２の入力ノード22に入力Ａを与え第１の入力
ノード21を接地線に接続し、選択信号用の入力ノード23
に入力Ｂを与えることによって、出力Ｑ＝Ａ＊Ｂ＋Ｏ＊
＝Ａ＊Ｂが得られる。このアンド回路に対応する従来
のアンド回路は、第11図に示すように回路接続された多
数の素子（３個のＰチャネルトランジスタ111,112,113
および３個のＮチャネルトランジスタ114,115,116）を
要する。第８図に示すオア回路は、基本の選択回路にお
ける第１の入力ノード21に入力Ａを与え、第２の入力ノ
ード22をVCC電源線に接続し、選択信号用の入力ノード2
3に入力Ｂを与えることによって出力Ｑ＝Ａ＊＋１＊
Ｂ＝Ａ＊＋（Ａ＋）＊Ｂ＝Ａ＊＋Ａ＊Ｂ＋＊Ｂ
＝Ａ＊（＋Ｂ）＋＊Ｂ＝Ａ＋Ｂが得られる。このオ
ア回路に対応する従来のオア回路は、第12図に示すよう
に回路接続された多数の素子（３個のＰチャネルトラン
ジスタ121,122,123および３個のＮチャネルトランジス
タ124,125,126）を要する。第９図に示す排他的オア回
路は、基本の選択回路が２個組み合わされており、前段
の基本回路は第６図に示したように入力Ａを選択信号と
することによって出力を得るインバータとして形成さ
れており、後段の基本回路は第１の入力ノード21に入力
Ａが与えられ、第２の入力ノード22に前段のインバータ
の出力が与えられ、選択信号用の入力ノード23に入力
Ｂが与えられており、出力Ｑ＝Ａ＊＋＊Ｂ＝ＡＢ
（記号は排他的論理和）が得られる。この排他的オア
回路に対応する従来の排他的オア回路は、第13図に示す
ように回路接続された多数の素子（６個のＰチャネルト
ランジスタ131〜136および６個のＮチャネルトランジス
タ137〜142）を要する。
なお、前記第９図の排他的オア回路は出力Ｑのレベルが
弱いので、必要に応じて後段にインバータを付加すれば
よい。
弱いので、必要に応じて後段にインバータを付加すれば
よい。
上述したように、第２図に示したCMOS選択回路を基本構
成要素として各種のCMOS論理回路を形成すると、従来の
設計手法による回路構成に比べてアンド回路、オア回
路、排他的オア回路は約1/3の素子数で実現できる。し
たがって、半導体集積回路における全回路のうちの一部
（全素子数のうちの約５％以上を占める部分）に前記CM
OS選択回路を規則的なあるいは不規則な配置で含ませ、
このCMOS選択回路を基本構成要素として二種類以上のCM
OS論理回路を構成すれば、素子数の減少、CMOS論理回路
の入出力配線長の短縮、ひいてはその配線領域の減少化
を図ることが可能になる。この場合、ゲートアレイLSI
に本発明を適用すると、上記素子数の減少によるコスト
低減、配線領域の減少の効果が顕著に得られるものであ
り、ゲートアレイチップ上で配線領域が占める面積の割
合（従来は６〜８割）を５割程度に低下させることがで
きる。なお、前記第４図に示したCMOS選択回路に対して
も前記第６図乃至第９図に示したように入力を与えるこ
とによって、インバータ、アンド回路、オア回路、排他
的オア回路を形成できる。
成要素として各種のCMOS論理回路を形成すると、従来の
設計手法による回路構成に比べてアンド回路、オア回
路、排他的オア回路は約1/3の素子数で実現できる。し
たがって、半導体集積回路における全回路のうちの一部
（全素子数のうちの約５％以上を占める部分）に前記CM
OS選択回路を規則的なあるいは不規則な配置で含ませ、
このCMOS選択回路を基本構成要素として二種類以上のCM
OS論理回路を構成すれば、素子数の減少、CMOS論理回路
の入出力配線長の短縮、ひいてはその配線領域の減少化
を図ることが可能になる。この場合、ゲートアレイLSI
に本発明を適用すると、上記素子数の減少によるコスト
低減、配線領域の減少の効果が顕著に得られるものであ
り、ゲートアレイチップ上で配線領域が占める面積の割
合（従来は６〜８割）を５割程度に低下させることがで
きる。なお、前記第４図に示したCMOS選択回路に対して
も前記第６図乃至第９図に示したように入力を与えるこ
とによって、インバータ、アンド回路、オア回路、排他
的オア回路を形成できる。
［発明の効果］ 上述したように本発明の半導体集積回路によれば、少な
くとも一部の回路としてスタティックなCMOS選択回路を
基本構成要素とする所望のCMOS論理回路を形成するよう
にしたものである。したがって、このCMOS論理回路につ
いてはプリチャージ回路方式やダイナミック回路方式を
採用することに伴なう問題が生じる余地はなく、素子数
の減少、入出力配線領域の減少等の効果が得られる。こ
の効果は、上記CMOS論理回路が全回路に占める割合の少
ないLSIにあってもある程度は得られるが、特にゲート
アレイLSIにあっては顕著に得られる。
くとも一部の回路としてスタティックなCMOS選択回路を
基本構成要素とする所望のCMOS論理回路を形成するよう
にしたものである。したがって、このCMOS論理回路につ
いてはプリチャージ回路方式やダイナミック回路方式を
採用することに伴なう問題が生じる余地はなく、素子数
の減少、入出力配線領域の減少等の効果が得られる。こ
の効果は、上記CMOS論理回路が全回路に占める割合の少
ないLSIにあってもある程度は得られるが、特にゲート
アレイLSIにあっては顕著に得られる。
第１図は本発明の一実施例に係るゲートアレイLSIにお
ける基本構成要素であるCMOS選択回路のアレイを概略的
に示す図、第２図乃至第４図はそれぞれ第１図中のCMOS
選択回路の相異なる回路例を示す回路図、第５図（ａ）
乃至（ｃ）はそれぞれ第１図中のCMOS選択回路における
３つの入力ノードおよび１つの出力ノードの相異なる配
置例を示す図、第６図乃至第９図はそれぞれ対応して第
２図のCMOS選択回路を基本構成要素とするインバータ、
アンド回路、オア回路、排他的オア回路を示す回路図、
第10図乃至第13図はそれぞれ第６図乃至第９図の回路に
対応する従来のCMOS論理回路図である。 SL……CMOS選択回路、SL′……CMOS選択回路領域、TP…
…ＰチャネルMOSトランジスタ、TN,TN1〜TN3……Ｎチャ
ネルMOSトランジスタ、21……第１の入力ノード、22…
…第２の入力ノード、23……第３の入力ノード、24……
出力ノード。
ける基本構成要素であるCMOS選択回路のアレイを概略的
に示す図、第２図乃至第４図はそれぞれ第１図中のCMOS
選択回路の相異なる回路例を示す回路図、第５図（ａ）
乃至（ｃ）はそれぞれ第１図中のCMOS選択回路における
３つの入力ノードおよび１つの出力ノードの相異なる配
置例を示す図、第６図乃至第９図はそれぞれ対応して第
２図のCMOS選択回路を基本構成要素とするインバータ、
アンド回路、オア回路、排他的オア回路を示す回路図、
第10図乃至第13図はそれぞれ第６図乃至第９図の回路に
対応する従来のCMOS論理回路図である。 SL……CMOS選択回路、SL′……CMOS選択回路領域、TP…
…ＰチャネルMOSトランジスタ、TN,TN1〜TN3……Ｎチャ
ネルMOSトランジスタ、21……第１の入力ノード、22…
…第２の入力ノード、23……第３の入力ノード、24……
出力ノード。
Claims (8)
- 【請求項１】各々が正方形の領域の各辺の中央部に形成
された３つの入力ノードと１つの出力ノードとを備え、
二入力の一方を選択信号入力の論理レベルに応じて選択
し、各々が離隔してアレイ状に配置されたスタティック
回路構成のCMOS選択回路と、 上記各CMOS選択回路間に形成され、これらCMOS選択回路
間を選択的に配線するための配線領域とを具備し、 上記各CMOS選択回路が形成された領域のパターンを90度
回転、または鏡像を形成するように配置することによっ
て、配線長が短くなる各入力ノード及び出力ノードの配
置を選択し、且つ各ノード間を上記配線領域上で選択的
に配線することによってゲートアレイを構成してなるこ
とを特徴とする半導体集積回路。 - 【請求項２】前記CMOS選択回路の素子数を全素子数の約
５％以上含むことを特徴とする前記特許請求の範囲第１
項記載の半導体集積回路。 - 【請求項３】前記CMOS選択回路は、第１の入力ノードと
第２の入力ノードとの間に１個のＰチャネルMOSトラン
ジスタと１個のＮチャネルMOSトランジスタとが直列に
接続され、上記両トランジスタの各ゲートが選択信号入
力ノードに接続され、上記両トランジスタの直列接続点
が出力ノードに接続されてなることを特徴とする前記特
許請求の範囲第１項記載の半導体集積回路。 - 【請求項４】前記CMOS選択回路は、第１の入力ノードと
第２の入力ノードとの間に第１のＮチャネルMOSトラン
ジスタと第２のＮチャネルMOSトランジスタとが直列に
接続され、電源端と接地端との間に１個のＰチャネルMO
Sトランジスタと第３のＮチャネルMOSトランジスタとが
直列に接続され、上記１個のＰチャネルトランジスタと
第３のＮチャネルトランジスタと前記第２のＮチャネル
トランジスタとの各ゲートが選択信号入力ノードに接続
され、前記１個のＰチャネルトランジスタと第３のＮチ
ャネルトランジスタとの直列接続点が前記第１のＮチャ
ネルトランジスタのゲートに接続され、上記第１のＮチ
ャネルトランジスタと第２のＮチャネルトランジスタと
の直列接続点が出力ノードに接続されてなることを特徴
とする前記特許請求の範囲第１項記載の半導体集積回
路。 - 【請求項５】前記CMOS選択回路の第１の入力ノードを電
源端に接続し、第２の入力ノードを接地端に接続し、選
択信号入力ノードに入力信号を入力することによって、
出力ノードに上記入力信号の反転信号を出力するインバ
ータを形成してなることを特徴とする前記特許請求の範
囲第３項または第４項記載の半導体集積回路。 - 【請求項６】前記CMOS選択回路の第１の入力ノードを接
地端に接続し、第２の入力ノードに第１の入力信号を入
力し、選択信号入力ノードに第２の入力信号を入力する
ことによって、出力ノードに上記第１の入力信号と第２
の入力信号との論理積信号を出力するアンド回路を形成
してなることを特徴とする前記特許請求の範囲第３項ま
たは第４項記載の半導体集積回路。 - 【請求項７】前記CMOS選択回路の第１の入力ノードに第
１の入力信号を入力し、第２の入力ノードを電源端に接
続し、選択信号入力ノードに第２の入力信号を入力する
ことによって、出力ノードに上記第１の入力信号と第２
の入力信号との論理和信号を出力するオア回路を形成し
てなることを特徴とする前記特許請求の範囲第３項また
は第４項記載の半導体集積回路。 - 【請求項８】前記CMOS選択回路を２個用い、前段のCMOS
選択回路に対しては第１の入力ノードを電源端に接続
し、第２の入力ノードを接地端に接続し、選択信号入力
ノードに第１の入力信号を入力し、後段のCMOS選択回路
に対しては第１の入力ノードに前記第１の入力信号を入
力し、第２の入力ノードに前段のCMOS選択回路から出力
される上記第１の入力信号の反転信号を入力し、選択信
号入力ノードに第２の入力信号を入力することによっ
て、出力ノードに上記第１の入力信号と第２の入力信号
との排他的論理和信号を出力する排他的オア回路を形成
してなることを特徴とする前記特許請求の範囲第３項ま
たは第４項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231855A JPH0683063B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231855A JPH0683063B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386543A JPS6386543A (ja) | 1988-04-16 |
| JPH0683063B2 true JPH0683063B2 (ja) | 1994-10-19 |
Family
ID=16930073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231855A Expired - Lifetime JPH0683063B2 (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683063B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834629A (ja) * | 1981-08-24 | 1983-03-01 | Toshiba Corp | 論理集積回路 |
| JPS594151A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | ビルデイング・ブロツク構成をもつ半導体回路 |
-
1986
- 1986-09-30 JP JP61231855A patent/JPH0683063B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386543A (ja) | 1988-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4442508A (en) | Storage cells for use in two conductor data column storage logic arrays | |
| US5777491A (en) | High-performance differential cascode voltage switch with pass gate logic elements | |
| US4691122A (en) | CMOS D-type flip-flop circuits | |
| US4740721A (en) | Programmable logic array with single clock dynamic logic | |
| US4697105A (en) | CMOS programmable logic array | |
| US6066965A (en) | Method and apparatus for a N-nary logic circuit using 1 of 4 signals | |
| US20010043084A1 (en) | Semiconductor integrated circuit apparatus | |
| US6252425B1 (en) | Method and apparatus for an N-NARY logic circuit | |
| JPH0247862B2 (ja) | ||
| JP2001519614A (ja) | プログラム可能なゲートアレイ | |
| JPH0378718B2 (ja) | ||
| US7671660B2 (en) | Single threshold and single conductivity type logic | |
| JP2583521B2 (ja) | 半導体集積回路 | |
| US5327022A (en) | Multiplexer circuit less liable to malfunction | |
| KR100223506B1 (ko) | 반도체 메모리 디바이스용 논리 회로 | |
| JP2749185B2 (ja) | 複合論理回路 | |
| JPH0683063B2 (ja) | 半導体集積回路 | |
| US4631425A (en) | Logic gate circuit having P- and N- channel transistors coupled in parallel | |
| JPH0250397A (ja) | データ保持回路 | |
| US5502404A (en) | Gate array cell with predefined connection patterns | |
| JP2780255B2 (ja) | デコーダ回路 | |
| JPH06311022A (ja) | 半導体論理回路装置 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JPH04145720A (ja) | 論理回路 | |
| JP3143022B2 (ja) | Ｊ−ｋフリップフロップ回路 |