JPH0683227B2 - コンピュータ・データ通信制御方式 - Google Patents
コンピュータ・データ通信制御方式Info
- Publication number
- JPH0683227B2 JPH0683227B2 JP63075232A JP7523288A JPH0683227B2 JP H0683227 B2 JPH0683227 B2 JP H0683227B2 JP 63075232 A JP63075232 A JP 63075232A JP 7523288 A JP7523288 A JP 7523288A JP H0683227 B2 JPH0683227 B2 JP H0683227B2
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- circuit
- transmission
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- Communication Control (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はコンピュータ・データ通信制御方式に係わり、
特にマルチプロセッサーを使用するコンピュータ・デー
タ通信制御方式に関する。
特にマルチプロセッサーを使用するコンピュータ・デー
タ通信制御方式に関する。
［従来の技術］ 従来から、コンピュータ・データ通信制御方式にはSDLC
方式（Synchronous Data Line Control）として第２
図、第３図、第４図に示すものがある。第２図におい
て、コンピュータ・データ装置としてマスター装置O
F0、スレーブ装置OF1、OF2…OFnにおけるマスター装置O
F0のプロセッサー（図示せず）は第４図のデータ送受信
回路を介して送信データ線TxD、受信データ線RxDに接続
される。
方式（Synchronous Data Line Control）として第２
図、第３図、第４図に示すものがある。第２図におい
て、コンピュータ・データ装置としてマスター装置O
F0、スレーブ装置OF1、OF2…OFnにおけるマスター装置O
F0のプロセッサー（図示せず）は第４図のデータ送受信
回路を介して送信データ線TxD、受信データ線RxDに接続
される。
また、スレーブ装置OF1…OFnのプロセッサー（図示せ
ず）は第４図のデータ送受信回路を介して第２の送信デ
ータ線TxD、受信データ線RxDに接続される。なお、スレ
ーブ装置OF1…OFnでは第４図に示す受信データ線RxDを
送信データ線TxD、送信データ線TxDを受信データ線RxD
に読み替える。
ず）は第４図のデータ送受信回路を介して第２の送信デ
ータ線TxD、受信データ線RxDに接続される。なお、スレ
ーブ装置OF1…OFnでは第４図に示す受信データ線RxDを
送信データ線TxD、送信データ線TxDを受信データ線RxD
に読み替える。
通信データの構成は第３図に示すように最下位ビットLS
BからスタートフラグFGs、アドレスデータAD、データブ
ロックDTおよびストップフラグFGpからなっている。
BからスタートフラグFGs、アドレスデータAD、データブ
ロックDTおよびストップフラグFGpからなっている。
データ送受信回路は、シリアルデータをパラレルデータ
に変換するシリアル／パラレル変換回路１、パラレルデ
ータをシリアルデータに変換するパラレル／シリアル変
換回路２、受信データを一時的に蓄積するための受信デ
ータバッファ回路1a、送信データを一時的に蓄積するた
めの送信データバッファ回路2a、データの着信を検出す
るためのデータ受信検出回路７、データ着信時点で、デ
ータ受信検出回路により起動される受信コントロール回
路５、データの着信をプロセッサーに知らせる割り込み
信号線IS、送信コントロール回路６、データ送信の終了
を示す送信データレディ信号線TxS、プロセッサーのデ
ータバスインターフェース回路８より構成される。
に変換するシリアル／パラレル変換回路１、パラレルデ
ータをシリアルデータに変換するパラレル／シリアル変
換回路２、受信データを一時的に蓄積するための受信デ
ータバッファ回路1a、送信データを一時的に蓄積するた
めの送信データバッファ回路2a、データの着信を検出す
るためのデータ受信検出回路７、データ着信時点で、デ
ータ受信検出回路により起動される受信コントロール回
路５、データの着信をプロセッサーに知らせる割り込み
信号線IS、送信コントロール回路６、データ送信の終了
を示す送信データレディ信号線TxS、プロセッサーのデ
ータバスインターフェース回路８より構成される。
この構成のコンピュータ・データ通信制御方式では、第
２図のマスター装置OF0のプロセッサーはスレーブ装置O
F1…OFnに対して、第３図のようにデータの始まりと終
わりを示すスタートフラグFGs、ストップフラグFGp、ス
レーブ装置OF1…OFnへのアドレスデータADおよび一定長
のデータブロックDTから構成されるシリアルデータ信号
を送信する。
２図のマスター装置OF0のプロセッサーはスレーブ装置O
F1…OFnに対して、第３図のようにデータの始まりと終
わりを示すスタートフラグFGs、ストップフラグFGp、ス
レーブ装置OF1…OFnへのアドレスデータADおよび一定長
のデータブロックDTから構成されるシリアルデータ信号
を送信する。
第２図のスレーブ装置OF1…OFnのプロセッサーは送信デ
ータ線TxD、受信データ線RxDに接続された第４図のデー
タ送受信回路の受信検出回路７から出力される割り込み
信号線ISによりデータの着信を知り、すぐに継続中の処
理を中断して、第５図の割り込み処理プログラム10を実
行する。初めに、アドレスデータを第４図の受信データ
バッファ回路1aから受取り、予じめ設定された自装置の
アドレスと一致しない場合は判断ボックス12の判断によ
りリターン18を経由して割り込み処理を終了する。割り
込まれたプログラムは中断した処理を再開する。判断ボ
ックス12の判断でアドレスが一致した場合は次に読み込
むデータのブロック数を処理13で計数用のメモリに設定
する。処理14、15、16および判断ボックス17により設定
したバイト数だけ、自装置のメモリエリヤへ転送したら
リターン18を経由して割り込み処理を終了する。また送
信は他のスレーブ装置OF1…OFnと送信が衝突しないよう
に適当なタイミングをとってプログラム処理により実施
する。
ータ線TxD、受信データ線RxDに接続された第４図のデー
タ送受信回路の受信検出回路７から出力される割り込み
信号線ISによりデータの着信を知り、すぐに継続中の処
理を中断して、第５図の割り込み処理プログラム10を実
行する。初めに、アドレスデータを第４図の受信データ
バッファ回路1aから受取り、予じめ設定された自装置の
アドレスと一致しない場合は判断ボックス12の判断によ
りリターン18を経由して割り込み処理を終了する。割り
込まれたプログラムは中断した処理を再開する。判断ボ
ックス12の判断でアドレスが一致した場合は次に読み込
むデータのブロック数を処理13で計数用のメモリに設定
する。処理14、15、16および判断ボックス17により設定
したバイト数だけ、自装置のメモリエリヤへ転送したら
リターン18を経由して割り込み処理を終了する。また送
信は他のスレーブ装置OF1…OFnと送信が衝突しないよう
に適当なタイミングをとってプログラム処理により実施
する。
［発明が解決しようとする課題］ 従来のコンピュータ・データ通信制御方式は以上のよう
に構成されているので、マスター装置OF0側から一定長
のシリアルデータを一度に送信するには、一定時間スレ
ーブ装置OF1…OFn側のプロセッサーを拘束する必要があ
るので、時間やタイミングの厳しい他の処理をスレーブ
装置OF1…OFn側のプロセッサーが同時にプログラム処理
することが困難となるという難点がある。
に構成されているので、マスター装置OF0側から一定長
のシリアルデータを一度に送信するには、一定時間スレ
ーブ装置OF1…OFn側のプロセッサーを拘束する必要があ
るので、時間やタイミングの厳しい他の処理をスレーブ
装置OF1…OFn側のプロセッサーが同時にプログラム処理
することが困難となるという難点がある。
［発明の目的］ この発明は、上記のような従来の難点を除去するために
なされたもので、スレーブ装置側のプロセッサーを介さ
ずに、マルチプロセッサー間で一定長のシリアルデータ
を送受信できるコンピュータ・データ通信制御方式を提
供することを目的とする。
なされたもので、スレーブ装置側のプロセッサーを介さ
ずに、マルチプロセッサー間で一定長のシリアルデータ
を送受信できるコンピュータ・データ通信制御方式を提
供することを目的とする。
［課題を解決するための手段］ この目的を達成するために、本発明によるコンピュータ
・データ通信制御方式は、マスタ装置、スレーブ装置間
に受信データ線および送信データ線を設け、受信データ
線を介して入力される一定長のシリアルデータをパラレ
ルデータに変換するシリアル／パラレル変換回路と、一
定長のパラレルデータをシリアルデータに変換し送信デ
ータ線から出力するパラレル／シリアル変換回路と、受
信データのアドレスデータと自装置のアドレスデータの
一致を検出するアドレス一致検出回路と、両アドレスデ
ータが一致したときアドレス一致検出回路により同時に
起動される受信コントロール回路および送信コントロー
ル回路と、シリアル／パラレル変換回路で変換されたパ
ラレルデータが受信コントロール回路により入力され、
入力された順序にしたがって出力する受信データFIFO回
路および送信データが入力され、入力された順序にした
がって送信コントロール回路によりパラレル／シリアル
変換回路へ出力する送信データFIFO回路と、受信データ
FIFO回路から出力された受信データをデータバスを介し
てアドレスデータをもつスレーブ装置のメモリに送出
し、このスレーブ装置のメモリからの送信データを送信
データFIFO回路に送出するデータバスインターフェース
回路とを設けたものである。
・データ通信制御方式は、マスタ装置、スレーブ装置間
に受信データ線および送信データ線を設け、受信データ
線を介して入力される一定長のシリアルデータをパラレ
ルデータに変換するシリアル／パラレル変換回路と、一
定長のパラレルデータをシリアルデータに変換し送信デ
ータ線から出力するパラレル／シリアル変換回路と、受
信データのアドレスデータと自装置のアドレスデータの
一致を検出するアドレス一致検出回路と、両アドレスデ
ータが一致したときアドレス一致検出回路により同時に
起動される受信コントロール回路および送信コントロー
ル回路と、シリアル／パラレル変換回路で変換されたパ
ラレルデータが受信コントロール回路により入力され、
入力された順序にしたがって出力する受信データFIFO回
路および送信データが入力され、入力された順序にした
がって送信コントロール回路によりパラレル／シリアル
変換回路へ出力する送信データFIFO回路と、受信データ
FIFO回路から出力された受信データをデータバスを介し
てアドレスデータをもつスレーブ装置のメモリに送出
し、このスレーブ装置のメモリからの送信データを送信
データFIFO回路に送出するデータバスインターフェース
回路とを設けたものである。
［発明の実施例］ 以下、本発明によるコンピュータ・データ通信制御方式
の一実施例を第１図にしたがって詳細する。
の一実施例を第１図にしたがって詳細する。
第１図において、データ送受信回路は、シリアルデータ
をパラレルデータに変換するシリアル／パラレル変換回
路１、パラレルデータをシリアルデータに変換するパラ
レル／シリアル変換回路２、一定長のデータを受信する
ための受信データFIFO回路３、同じく一定長のデータを
送信するための送信データFIFO回路４、受信信号のアド
レスデータと自装置のアドレスの一致を検出するための
アドレス一致検出回路７、アドレス一致検出回路により
起動される受信コントロール回路５、同じくアドレス一
致検出回路により起動される送信データを組立てる送信
コントロール回路６、およびプロセッサー（図示せず）
に受信データの着信を知らせる受信データレディ信号線
RxS、受信データの転送終了を知らせる送信データレデ
ィ信号線TxSとプロセッサーデータバスインターフェー
ス回路８により構成される。
をパラレルデータに変換するシリアル／パラレル変換回
路１、パラレルデータをシリアルデータに変換するパラ
レル／シリアル変換回路２、一定長のデータを受信する
ための受信データFIFO回路３、同じく一定長のデータを
送信するための送信データFIFO回路４、受信信号のアド
レスデータと自装置のアドレスの一致を検出するための
アドレス一致検出回路７、アドレス一致検出回路により
起動される受信コントロール回路５、同じくアドレス一
致検出回路により起動される送信データを組立てる送信
コントロール回路６、およびプロセッサー（図示せず）
に受信データの着信を知らせる受信データレディ信号線
RxS、受信データの転送終了を知らせる送信データレデ
ィ信号線TxSとプロセッサーデータバスインターフェー
ス回路８により構成される。
［発明の作用］ 以下、本発明によるコンピュータ・データ通信制御方式
の動作を第１図にしたがって説明する。
の動作を第１図にしたがって説明する。
従来技術の場合と同様に、第１図において、マスター装
置OF0のプロセッサー（図示せず）は、スレーブ装置OF1
…OFnに対して、第３図のようにデータの始まりと終わ
りを示すスタートフラグFGs、ストップフラグFGp、スレ
ーブ装置OF1…OFnのアドレスデータADおよび一定長のデ
ータブロックDTからなるシリアルデータ信号を一定時間
毎に送信する。スレーブ装置OF1…OFnのプロセッサー
（図示せず）は、第２図の送信データ線TxD、受信デー
タ線RxDに接続された第１のデータ送受信回路を用い
て、このシリアルデータを受信する。ここで第１図の受
信データRxDに入力されたシリアルデータ信号は、１バ
イトデータ毎にシリアル／パラレル変換回路１でパラレ
ルデータに変換され、さらにアドレス一致検出回路７で
入力信号のアドレスデータと、自装置のアドレスデータ
が一致するかどうかチェックし、一致した時だけ、アド
レス一致検出回路７により受信コントロール回路５を起
動し、受信データFIFO回路３に入力信号のデータが転送
される。この時、同時に受信コントロール回路５は、受
信データレディ信号線RxSを用いて、スレーブ装置OF1…
OFnのプロセッサーにデータの受信を知らせる。さら
に、予じめスレーブ装置OF1…OFnのプロセッサーによっ
て送信データFIFO回路４に転送されたデータは、入力信
号のアドレスデータ検出回路７により起動された送信コ
ントロール回路６によって、第３図のデータ構成に組立
られたパラレルデータが、第１図のパラレル／シリアル
変換回路２によって、１バイトデータ毎にシリアルデー
タ信号に変換され、第２図の受信データ線に送出され
る。この時、同時に第１図の送信コントロール回路６
は、送信データレディ信号線TxSを用いて、スレーブ装
置OF1…OFnのプロセッサーにデータ送信終了を知らせ
る。第２のマスター装置OF0のプロセッサーは、第１図
と同じデータ送受信回路を用いて、スレーブ装置OF1…O
Fnの送信データを受信する。第２図のスレーブ装置OF1
…OFnのプロセッサーは、マスター装置OF0の自装置に対
するデータ送信の周期内に自分の都合のよい処理時点
で、第１図の受信データレディ信号線RxSを確認し、デ
ータが着信していれば、プログラム処理により自装置の
メモリ（図示せず）内へ受信データを転送する。また、
送信データがある場合は、第１図の送信データレディ信
号線TxSを確認し、前データの送信が終了していれば、
プログラム処理により、自装置のメモリデータを第１図
の送信データFIFO回路４へ転送する。
置OF0のプロセッサー（図示せず）は、スレーブ装置OF1
…OFnに対して、第３図のようにデータの始まりと終わ
りを示すスタートフラグFGs、ストップフラグFGp、スレ
ーブ装置OF1…OFnのアドレスデータADおよび一定長のデ
ータブロックDTからなるシリアルデータ信号を一定時間
毎に送信する。スレーブ装置OF1…OFnのプロセッサー
（図示せず）は、第２図の送信データ線TxD、受信デー
タ線RxDに接続された第１のデータ送受信回路を用い
て、このシリアルデータを受信する。ここで第１図の受
信データRxDに入力されたシリアルデータ信号は、１バ
イトデータ毎にシリアル／パラレル変換回路１でパラレ
ルデータに変換され、さらにアドレス一致検出回路７で
入力信号のアドレスデータと、自装置のアドレスデータ
が一致するかどうかチェックし、一致した時だけ、アド
レス一致検出回路７により受信コントロール回路５を起
動し、受信データFIFO回路３に入力信号のデータが転送
される。この時、同時に受信コントロール回路５は、受
信データレディ信号線RxSを用いて、スレーブ装置OF1…
OFnのプロセッサーにデータの受信を知らせる。さら
に、予じめスレーブ装置OF1…OFnのプロセッサーによっ
て送信データFIFO回路４に転送されたデータは、入力信
号のアドレスデータ検出回路７により起動された送信コ
ントロール回路６によって、第３図のデータ構成に組立
られたパラレルデータが、第１図のパラレル／シリアル
変換回路２によって、１バイトデータ毎にシリアルデー
タ信号に変換され、第２図の受信データ線に送出され
る。この時、同時に第１図の送信コントロール回路６
は、送信データレディ信号線TxSを用いて、スレーブ装
置OF1…OFnのプロセッサーにデータ送信終了を知らせ
る。第２のマスター装置OF0のプロセッサーは、第１図
と同じデータ送受信回路を用いて、スレーブ装置OF1…O
Fnの送信データを受信する。第２図のスレーブ装置OF1
…OFnのプロセッサーは、マスター装置OF0の自装置に対
するデータ送信の周期内に自分の都合のよい処理時点
で、第１図の受信データレディ信号線RxSを確認し、デ
ータが着信していれば、プログラム処理により自装置の
メモリ（図示せず）内へ受信データを転送する。また、
送信データがある場合は、第１図の送信データレディ信
号線TxSを確認し、前データの送信が終了していれば、
プログラム処理により、自装置のメモリデータを第１図
の送信データFIFO回路４へ転送する。
また、上記実施例ではコンピュータ・データ装置間の通
信形式がSDLC方式のシリアルデータ通信の場合について
説明したが、他の同期式シリアルデータ通信方式や、非
同期式シリアルデータ通信方式についても同様に適用で
きる。
信形式がSDLC方式のシリアルデータ通信の場合について
説明したが、他の同期式シリアルデータ通信方式や、非
同期式シリアルデータ通信方式についても同様に適用で
きる。
［発明の効果］ 以上の説明からも明らかなように、本発明によるコンピ
ュータ・データ通信制御方式は、マスター装置がスレー
ブ装置の割り込みプログラムを起動せず、スレーブ装置
側の送信データFIFO回路、受信データFIFO回路から直接
送信データ、受信データをマスター装置で送受信するの
で、スレーブ装置のプロセッサーが拘束されず効率のよ
いマルチプロセッサーシステムにおける通信が可能にな
り、時間やタイミングの厳しいマルチプロセッサーシス
テムが比較的簡単に構成でき、また割込み、中断時間に
併うプログラム処理のオーバヘッドが縮少され、プログ
ラムの信頼性が向上する。
ュータ・データ通信制御方式は、マスター装置がスレー
ブ装置の割り込みプログラムを起動せず、スレーブ装置
側の送信データFIFO回路、受信データFIFO回路から直接
送信データ、受信データをマスター装置で送受信するの
で、スレーブ装置のプロセッサーが拘束されず効率のよ
いマルチプロセッサーシステムにおける通信が可能にな
り、時間やタイミングの厳しいマルチプロセッサーシス
テムが比較的簡単に構成でき、また割込み、中断時間に
併うプログラム処理のオーバヘッドが縮少され、プログ
ラムの信頼性が向上する。
第１図は本発明によるコンピュータ・データ通信制御方
式のブロック図、第２図はコンピュータ・データ通信制
御方式の方式図、第３図は第２図のデータ構成図、第４
図は従来のコンピュータ・データ通信制御方式のブロッ
ク図、第５図は第２図に係わる割込み処理プログラムの
フローチャートである。 OF0……マスタ装置 OF1…OFn……スレーブ装置 １……シリアル／パラレル変換回路 ２……パラレル／シリアル変換回路 ３……受信データFIFO回路 ４……送信データFIFO回路 ８……データバスインターフェース回路 RxD……受信データ線 TxD……送信データ線 BUS……データバス
式のブロック図、第２図はコンピュータ・データ通信制
御方式の方式図、第３図は第２図のデータ構成図、第４
図は従来のコンピュータ・データ通信制御方式のブロッ
ク図、第５図は第２図に係わる割込み処理プログラムの
フローチャートである。 OF0……マスタ装置 OF1…OFn……スレーブ装置 １……シリアル／パラレル変換回路 ２……パラレル／シリアル変換回路 ３……受信データFIFO回路 ４……送信データFIFO回路 ８……データバスインターフェース回路 RxD……受信データ線 TxD……送信データ線 BUS……データバス
Claims (1)
- 【請求項１】マスタ装置（OF0）、スレーブ装置（OF1、
OF2…OFn）間に受信データ線（RxD）および送信データ
線（TxD）を設け、前記受信データ線を介して入力され
る一定長のシリアルデータをパラレルデータに変換する
シリアル／パラレル変換回路（１）と、一定長のパラレ
ルデータをシリアルデータに変換し前記送信データ線か
ら出力するパラレル／シリアル変換回路（２）と、受信
データのアドレスデータと自装置のアドレスデータの一
致を検出するアドレス一致検出回路（７）と、両アドレ
スデータが一致したとき前記アドレス一致検出回路によ
り同時に起動される受信コントロール回路（５）および
送信コントロール回路（６）と、前記シリアル／パラレ
ル変換回路で変換されたパラレルデータが前記受信コン
トロール回路により入力され、入力された順序にしたが
って出力する受信データFIFO回路（３）および送信デー
タが入力され、入力された順序にしたがって前記送信コ
ントロール回路により前記パラレル／シリアル変換回路
へ出力する送信データFIFO回路（４）と、前記受信デー
タFIFO回路から出力された受信データをデータバス（BU
S）を介して前記アドレスデータをもつスレーブ装置の
メモリに送出し、このスレーブ装置のメモリからの送信
データを前記送信データFIFO回路に送出するデータバス
インターフェース回路（８）とを設けたことを特徴とす
るコンピュータ・データ通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075232A JPH0683227B2 (ja) | 1988-03-29 | 1988-03-29 | コンピュータ・データ通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075232A JPH0683227B2 (ja) | 1988-03-29 | 1988-03-29 | コンピュータ・データ通信制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01246941A JPH01246941A (ja) | 1989-10-02 |
| JPH0683227B2 true JPH0683227B2 (ja) | 1994-10-19 |
Family
ID=13570270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63075232A Expired - Fee Related JPH0683227B2 (ja) | 1988-03-29 | 1988-03-29 | コンピュータ・データ通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683227B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101477A (en) * | 1990-02-16 | 1992-03-31 | International Business Machines Corp. | System for high speed transfer of data frames between a channel and an input/output device with request and backup request count registers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55112638A (en) * | 1979-02-22 | 1980-08-30 | Omron Tateisi Electronics Co | Data transfer system |
| JPS60141046A (ja) * | 1983-12-28 | 1985-07-26 | Toshiba Corp | デ−タ伝送方法 |
| JPS6362233A (ja) * | 1986-09-03 | 1988-03-18 | Mitsubishi Electric Corp | 反応性イオンエツチング装置 |
-
1988
- 1988-03-29 JP JP63075232A patent/JPH0683227B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01246941A (ja) | 1989-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |