JPH0683580A - バッファメモリ - Google Patents
バッファメモリInfo
- Publication number
- JPH0683580A JPH0683580A JP4157162A JP15716292A JPH0683580A JP H0683580 A JPH0683580 A JP H0683580A JP 4157162 A JP4157162 A JP 4157162A JP 15716292 A JP15716292 A JP 15716292A JP H0683580 A JPH0683580 A JP H0683580A
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- JP
- Japan
- Prior art keywords
- data
- memory
- signal
- read
- register
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- Withdrawn
Links
- 230000015654 memory Effects 0.000 title claims abstract description 64
- 230000004044 response Effects 0.000 claims description 2
- 238000012545 processing Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】バッファメモリのハードウェア量を削減する。
【構成】データ幅Ｍビット、アドレスＮビットの１組の
メモリ１に対してメモリ書き込み信号で動作する書き込
みポートと、メモリ読み出し信号で動作する読み出しポ
ートとを備えて、書き込みと読み出しを独立して行うこ
とのできる先入れ先立し方式のバッファメモリにおい
て、Ｍビット幅のデータレジスタ６と、一定の条件が成
立したときに、前記メモリ１の出力を前記データレジス
タ６のデータ出力に切り替え、前記読み出しポートに導
くマルチプレクサ７を設けたことを特徴とするバッファ
メモリ。
メモリ１に対してメモリ書き込み信号で動作する書き込
みポートと、メモリ読み出し信号で動作する読み出しポ
ートとを備えて、書き込みと読み出しを独立して行うこ
とのできる先入れ先立し方式のバッファメモリにおい
て、Ｍビット幅のデータレジスタ６と、一定の条件が成
立したときに、前記メモリ１の出力を前記データレジス
タ６のデータ出力に切り替え、前記読み出しポートに導
くマルチプレクサ７を設けたことを特徴とするバッファ
メモリ。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置等で用いら
れる先入れ先立し方式のバッファメモリに関する。
れる先入れ先立し方式のバッファメモリに関する。
【０００２】
【従来の技術】情報処理装置、特に複数のプロセサを直
列に配置するパイプライン式の回路でよく用いられる先
入れ先立しバッファメモリでは、データの蓄積の状態に
よってさまざまな処理が必要となる。例えば書き込みよ
りも読み出しが頻繁に行われた場合、バッファメモリが
エンプティ状態となるが、読み出し側回路はこれを検出
し読み出しを中止する処理を行う必要がある。
列に配置するパイプライン式の回路でよく用いられる先
入れ先立しバッファメモリでは、データの蓄積の状態に
よってさまざまな処理が必要となる。例えば書き込みよ
りも読み出しが頻繁に行われた場合、バッファメモリが
エンプティ状態となるが、読み出し側回路はこれを検出
し読み出しを中止する処理を行う必要がある。
【０００３】従来、この処理は、バッファメモリがエン
プティ状態になるとエンプティ信号を出力し、読み出し
側回路はエンプティ信号が解除されるまでデータバス上
のデータを引き取らず、読み出し動作のまま待機するの
が一般的であった。
プティ状態になるとエンプティ信号を出力し、読み出し
側回路はエンプティ信号が解除されるまでデータバス上
のデータを引き取らず、読み出し動作のまま待機するの
が一般的であった。
【０００４】
【発明が解決しようとする課題】この従来のバッファメ
モリでは、前段のプロセサに比べ後段のプロセサの処理
が速く、バッファメモリが長時間エンプティとなる場
合、また頻繁にエンペティとなる場合には、後段プロセ
サが待機している間、処理時間が無駄となり、またこれ
ら処理を行うための回路が必要でありハードウェアの増
加を招いた。また、エンプティ状態ではなくその他の状
態、例えばバッファメモリ容量中ある規定値が満たされ
たときに対応する処理を行いたい場合、これには対応で
きなかった。
モリでは、前段のプロセサに比べ後段のプロセサの処理
が速く、バッファメモリが長時間エンプティとなる場
合、また頻繁にエンペティとなる場合には、後段プロセ
サが待機している間、処理時間が無駄となり、またこれ
ら処理を行うための回路が必要でありハードウェアの増
加を招いた。また、エンプティ状態ではなくその他の状
態、例えばバッファメモリ容量中ある規定値が満たされ
たときに対応する処理を行いたい場合、これには対応で
きなかった。
【０００５】
【課題を解決するための手段】本発明のバッファメモリ
は、データ幅Ｍビット、アドレスＮビットの１組のメモ
リに対してメモリ書き込み信号で動作する書き込みポー
トと、メモリ読み出し信号で動作する読み出しポートと
を備えて、書き込みと読み出しを独立して行うことので
きる先入れ先立し方式のバッファメモリにおいて、Ｍビ
ット幅のデータレジスタと、一定の条件が成立したとき
に、前記メモリの出力を前記データレジスタのデータ出
力に切り替え、前記読み出しポートに導くマルチプレク
サを設けたことを特徴とする。
は、データ幅Ｍビット、アドレスＮビットの１組のメモ
リに対してメモリ書き込み信号で動作する書き込みポー
トと、メモリ読み出し信号で動作する読み出しポートと
を備えて、書き込みと読み出しを独立して行うことので
きる先入れ先立し方式のバッファメモリにおいて、Ｍビ
ット幅のデータレジスタと、一定の条件が成立したとき
に、前記メモリの出力を前記データレジスタのデータ出
力に切り替え、前記読み出しポートに導くマルチプレク
サを設けたことを特徴とする。
【０００６】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図である。
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図である。
【０００７】図１において、メモリブロック１はＭビッ
ト幅を持つ深さＮビットのメモリブロック、書込アドレ
スポインタ２はメモリブロック１への書き込みアドレス
を保持するレジスタ、読出アドレスポインタ３はメモリ
ブロック１からの読み出しアドレスを保持するレジス
タ、データ数カウンタ４はメモリ書き込みの毎にインク
リメント、読み出しの毎にデクリメントされるカウン
タ、コンパレータ５はデータ数カウンタ４の値が“０”
のときエンプティ信号を生成する比較回路、データレジ
スタ６は幅Ｍビットを持つ深さ１ビットのレジスタ、マ
ルチプレクサ７はメモリブロック１の出力とデータレジ
スタ６の出力をエンプティ信号に応答して切り替える切
替回路である。
ト幅を持つ深さＮビットのメモリブロック、書込アドレ
スポインタ２はメモリブロック１への書き込みアドレス
を保持するレジスタ、読出アドレスポインタ３はメモリ
ブロック１からの読み出しアドレスを保持するレジス
タ、データ数カウンタ４はメモリ書き込みの毎にインク
リメント、読み出しの毎にデクリメントされるカウン
タ、コンパレータ５はデータ数カウンタ４の値が“０”
のときエンプティ信号を生成する比較回路、データレジ
スタ６は幅Ｍビットを持つ深さ１ビットのレジスタ、マ
ルチプレクサ７はメモリブロック１の出力とデータレジ
スタ６の出力をエンプティ信号に応答して切り替える切
替回路である。
【０００８】前段プロセサ（図示省略）は、メモリブロ
ック１がエンプティのとき読み出しポートに接続された
後段プロセサ（図示省略）へ出力したいメモリエンプテ
ィを示すデータを予めデータレジスタ６へ書き込んでお
き、処理を開始する。メモリブロック１がエンプティに
なるとデータ数カウンタ４が“０”となりコンパレータ
５がマルチプレクサ７を切り替え、読み出しポートには
データレジスタ６内のデータが出力され、後段プロセサ
は直ちにメモリエンプティ時の処理ルーチンを実行す
る。
ック１がエンプティのとき読み出しポートに接続された
後段プロセサ（図示省略）へ出力したいメモリエンプテ
ィを示すデータを予めデータレジスタ６へ書き込んでお
き、処理を開始する。メモリブロック１がエンプティに
なるとデータ数カウンタ４が“０”となりコンパレータ
５がマルチプレクサ７を切り替え、読み出しポートには
データレジスタ６内のデータが出力され、後段プロセサ
は直ちにメモリエンプティ時の処理ルーチンを実行す
る。
【０００９】本実施例によれば、バッファメモリがエン
プティ時の後段プロセサの待機無駄時間をなくすること
ができる。
プティ時の後段プロセサの待機無駄時間をなくすること
ができる。
【００１０】図２は本発明の第２の実施例を示すブロッ
ク図であり、図１に示した実施例における構成部分は共
通な参照数字で示している。
ク図であり、図１に示した実施例における構成部分は共
通な参照数字で示している。
【００１１】本実施例においては、データ数レジスタ８
が追加されており、コンパレータ７はデータ数カウンタ
４との比較対象をこのデータ数レジスタ８としている。
が追加されており、コンパレータ７はデータ数カウンタ
４との比較対象をこのデータ数レジスタ８としている。
【００１２】図２において、処理に先立ち、予め前記プ
ロセサが任意のデータ数をデータ数レジスタ８へ、任意
のデータをデータレジスタ６へ書き込んでおき、処理を
開始する。メモリプロック１中のデータ数がデータ数レ
ジスタ８の設定値と等しくなるとコンパレータ５がマル
チプレクサ７を切り替え、読み出しポートにはデータレ
ジスタ６のデータが出力され、後段プロセサは直ちに所
定のルーチンを実行する。
ロセサが任意のデータ数をデータ数レジスタ８へ、任意
のデータをデータレジスタ６へ書き込んでおき、処理を
開始する。メモリプロック１中のデータ数がデータ数レ
ジスタ８の設定値と等しくなるとコンパレータ５がマル
チプレクサ７を切り替え、読み出しポートにはデータレ
ジスタ６のデータが出力され、後段プロセサは直ちに所
定のルーチンを実行する。
【００１３】本実施例によれば、バッファメモリ中に任
意のデータ数が蓄積されたときに後段のプロセサに任意
のデータを入力することができる。
意のデータ数が蓄積されたときに後段のプロセサに任意
のデータを入力することができる。
【００１４】図３は本発明の第３の実施例を示すブロッ
ク図であり、図１に示した実施例におけるデータ数カウ
ンタ４とコンパレータ５の代りが削除され、アービタ９
が設けられている。
ク図であり、図１に示した実施例におけるデータ数カウ
ンタ４とコンパレータ５の代りが削除され、アービタ９
が設けられている。
【００１５】アービタ９はマルチプレクサ７の制御信号
生成回路であり、初期値はメモリブロック１側、データ
レジスタＷ信号が入力されるとデータレジスタ６側、そ
の後メモリ読み出し信号が入力された後はメモリブロッ
ク１側へ復旧制御する信号を生成する。
生成回路であり、初期値はメモリブロック１側、データ
レジスタＷ信号が入力されるとデータレジスタ６側、そ
の後メモリ読み出し信号が入力された後はメモリブロッ
ク１側へ復旧制御する信号を生成する。
【００１６】図３において、メモリブロック１を通して
前段のプロセサと後段のプロセサが処理中、前段プロセ
サが任意のデータをデータレジスタ６に書き込むと、ア
ービタ９は直ちにマルチプレクサ７をデータレジスタ６
側へ切り替え、次の後段プロセサのメモリ読み出し処理
にて当該データが読み出され、後段プロセサは現在処理
を中断し、所定のルーチンを実行する。
前段のプロセサと後段のプロセサが処理中、前段プロセ
サが任意のデータをデータレジスタ６に書き込むと、ア
ービタ９は直ちにマルチプレクサ７をデータレジスタ６
側へ切り替え、次の後段プロセサのメモリ読み出し処理
にて当該データが読み出され、後段プロセサは現在処理
を中断し、所定のルーチンを実行する。
【００１７】アービタ９はその後、マルチプレクサ７を
メモリブロック１側へ復帰切り替えし、後段プロセサは
所定処理完了後メモリ１内に残っていたデータを引き続
き読み込み実行を続けることができる。
メモリブロック１側へ復帰切り替えし、後段プロセサは
所定処理完了後メモリ１内に残っていたデータを引き続
き読み込み実行を続けることができる。
【００１８】本実施例によれば、処理中にバッファメモ
リの現在内容に関わらず後段のプロセサに任意のデータ
を直ちに入力し、所定処理完了後直ちに元の処理に復帰
することができるので、処理の柔軟性を高めることがで
きる。
リの現在内容に関わらず後段のプロセサに任意のデータ
を直ちに入力し、所定処理完了後直ちに元の処理に復帰
することができるので、処理の柔軟性を高めることがで
きる。
【００１９】図４は本発明の第４の実施例のブロック図
を示し、図３に示した実施例における書込アドレスポイ
ンタ２，読出アドレスポインタ３の代りに、それぞれ書
込アドレスポインタ１０，読出アドレスポインタ１１を
設けている。書込アドレスポインタ１０と、読込アドレ
スポインタ１１は、それぞれ書込アドレスポインタ２、
読込アドレスポインタ３にリセット入力が付加されたレ
ジスタである。
を示し、図３に示した実施例における書込アドレスポイ
ンタ２，読出アドレスポインタ３の代りに、それぞれ書
込アドレスポインタ１０，読出アドレスポインタ１１を
設けている。書込アドレスポインタ１０と、読込アドレ
スポインタ１１は、それぞれ書込アドレスポインタ２、
読込アドレスポインタ３にリセット入力が付加されたレ
ジスタである。
【００２０】図４においては、メモリブロック１を通し
て前段のプロセサと後段のプロセサが処理中、前段プロ
セサが任意のデータをデータレジスタ６に書き込むと、
アービタ９は直ちにマルチプレクサ７をデータレジスタ
６側へ切り替え、次の後段プロセサのメモリ読み出し処
理にて当該データが読み出され、後段プロセサは現在処
理を中断し、所定のルーチンを実行する。
て前段のプロセサと後段のプロセサが処理中、前段プロ
セサが任意のデータをデータレジスタ６に書き込むと、
アービタ９は直ちにマルチプレクサ７をデータレジスタ
６側へ切り替え、次の後段プロセサのメモリ読み出し処
理にて当該データが読み出され、後段プロセサは現在処
理を中断し、所定のルーチンを実行する。
【００２１】同時に、書込アドレスポインタ１０と読出
アドレスポインタ１１は初期化され、その後アービタ９
はマルチプレクサ７をメモリブロック１側へ復帰切り替
えし、後段プロセサは処理完了後、新たに前段プロセサ
がメモリに書き込んだデータに従って処理を行う。
アドレスポインタ１１は初期化され、その後アービタ９
はマルチプレクサ７をメモリブロック１側へ復帰切り替
えし、後段プロセサは処理完了後、新たに前段プロセサ
がメモリに書き込んだデータに従って処理を行う。
【００２２】本実施例によれば、処理中にバッファメモ
リの現在内容を全て破棄し後段のプロセサに任意のデー
タを直ちに入力することができ、処理の柔軟性を高める
ことができる。
リの現在内容を全て破棄し後段のプロセサに任意のデー
タを直ちに入力することができ、処理の柔軟性を高める
ことができる。
【００２３】
【発明の効果】本発明は、以上のような構成の採用によ
り、エンプティ処理回路を特に設ける必要がなくなるの
で、ハードウェア量を削減できるという効果を有する。
り、エンプティ処理回路を特に設ける必要がなくなるの
で、ハードウェア量を削減できるという効果を有する。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】本発明の第３の実施例を示すブロック図であ
る。
る。
【図４】本発明の第４の実施例を示すブロック図であ
る。
る。
１ メモリブロック ２ 書込アドレスポインタ ３ 読出アドレスポインタ ４ データ数カウンタ ５ コンパレータ ６ データレジスタ ７ マルチプレクサ ８ データ数レジスタ ９ アービタ １０ 書込アドレスポインタ １１ 読出アドレスポインタ
Claims (4)
- 【請求項１】 データ幅Ｍビット、アドレスＮビットの
１組のメモリに対してメモリ書き込み信号で動作する書
き込みポートと、メモリ読み出し信号で動作する読み出
しポートとを備えて、書き込みと読み出しを独立して行
うことのできる先入れ先立し方式のバッファメモリにお
いて、 Ｍビット幅のデータレジスタと、 一定の条件が成立したときに、前記メモリの出力を前記
データレジスタのデータ出力に切り替え、前記読み出し
ポートに導くマルチプレクサを設けたことを特徴とする
バッファメモリ。 - 【請求項２】 前記メモリ書き込み信号でインクリメン
トされ、前記メモリ読出し信号でデクリメントされるデ
ータ数カウンタと、該データ数カウンタが“０”である
ときエンプティ信号を出力するコンパレータとを設け、
前記マルチプレクサは前記エンプティ信号に応答して前
記切り替えを行なうことを特徴とする請求項１記載のバ
ッファメモリ。 - 【請求項３】 前記メモリ書き込み信号でインクリメン
トされ、前記メモリ読み出し信号でデクリメントされる
データ数カウンタと、１組のＮビットのデータ数レジス
タと、前記データ数カウンタと前記データ数レジスタの
内容を比較し一致したときデータ数一致信号を出力すデ
ータ数コンパレータとを設け、前記マルチプレクサは前
記データ数一致信号が出力されているときに前記切り替
えを行なうことを特徴とする請求項１記載のバッファメ
モリ。 - 【請求項４】 前記データレジスタへの書き込み信号で
前記データレジスタ、また前記メモリ読み出し信号で前
記メモリの出力を前記マルチプレクサが受け入れるよう
な制御信号を発生するアービタを設けたことを特徴とす
る請求項１記載のバッファメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4157162A JPH0683580A (ja) | 1992-06-17 | 1992-06-17 | バッファメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4157162A JPH0683580A (ja) | 1992-06-17 | 1992-06-17 | バッファメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683580A true JPH0683580A (ja) | 1994-03-25 |
Family
ID=15643546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4157162A Withdrawn JPH0683580A (ja) | 1992-06-17 | 1992-06-17 | バッファメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683580A (ja) |
-
1992
- 1992-06-17 JP JP4157162A patent/JPH0683580A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |