JPH0684825A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0684825A JPH0684825A JP23672492A JP23672492A JPH0684825A JP H0684825 A JPH0684825 A JP H0684825A JP 23672492 A JP23672492 A JP 23672492A JP 23672492 A JP23672492 A JP 23672492A JP H0684825 A JPH0684825 A JP H0684825A
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- insulating film
- film
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】絶縁膜のエッチバックによりコンタクトホール
を形成することでフォトリソグラフィ工程を減らし、コ
ンタクトホールの目合せマージンを不要にする。 【構成】ゲート電極４ａの上にＰＳＧ膜５を形成してＰ
ＳＧ膜７を堆積し、異方性エッチングでＰＳＧ膜７をエ
ッチバックしてゲート電極４ａ及びＰＳＧ膜５の側壁に
ＰＳＧ膜７を残した状態でＮ型拡散層６の表面を露出さ
せ、コンタクトホール８を形成する。
を形成することでフォトリソグラフィ工程を減らし、コ
ンタクトホールの目合せマージンを不要にする。 【構成】ゲート電極４ａの上にＰＳＧ膜５を形成してＰ
ＳＧ膜７を堆積し、異方性エッチングでＰＳＧ膜７をエ
ッチバックしてゲート電極４ａ及びＰＳＧ膜５の側壁に
ＰＳＧ膜７を残した状態でＮ型拡散層６の表面を露出さ
せ、コンタクトホール８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にコンタクトホールの形成方法に関する。
関し、特にコンタクトホールの形成方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法は、まず、
図２（ａ）に示すように、Ｐ型シリコン基板１の一主面
にフィールド酸化膜２を選択的に設けて素子形成領域を
区画し、素子形成領域の表面にゲート酸化膜３を形成し
た後全面に多結晶シリコン膜を堆積してパターニング
し、ゲート電極４ａを形成する。次に、ゲート電極４ａ
に整合してＰ型シリコン基板１にＮ型不純物をイオン注
入し、Ｎ型拡散層６を形成する。
図２（ａ）に示すように、Ｐ型シリコン基板１の一主面
にフィールド酸化膜２を選択的に設けて素子形成領域を
区画し、素子形成領域の表面にゲート酸化膜３を形成し
た後全面に多結晶シリコン膜を堆積してパターニング
し、ゲート電極４ａを形成する。次に、ゲート電極４ａ
に整合してＰ型シリコン基板１にＮ型不純物をイオン注
入し、Ｎ型拡散層６を形成する。
【０００３】次に、図２（ｂ）に示すように、ゲート電
極４ａを含む表面にＰＳＧ膜７を堆積して熱処理し、表
面の段差を緩和する。次に、ＰＳＧ膜７の上にフォトレ
ジスト膜１０を塗布してパターニングし、コンタクトホ
ール形成用の開口部を設ける。
極４ａを含む表面にＰＳＧ膜７を堆積して熱処理し、表
面の段差を緩和する。次に、ＰＳＧ膜７の上にフォトレ
ジスト膜１０を塗布してパターニングし、コンタクトホ
ール形成用の開口部を設ける。
【０００４】次に、図２（ｃ）に示すように、フォトレ
ジスト膜１０をマスクとしてウェットエッチングし、Ｐ
ＳＧ膜７の厚さの１／２程度の深さの穴を設けた後、同
じフォトレジスト膜１０をマスクとして異方性エッチン
グし盃状の断面を有するコンタクトホール１１を設け
る。
ジスト膜１０をマスクとしてウェットエッチングし、Ｐ
ＳＧ膜７の厚さの１／２程度の深さの穴を設けた後、同
じフォトレジスト膜１０をマスクとして異方性エッチン
グし盃状の断面を有するコンタクトホール１１を設け
る。
【０００５】次に、図２（ｄ）に示すように、フォトレ
ジスト膜１０を除去した後コンタクトホール１１を含む
表面にアルミニウム膜を堆積してパターニングし、電極
配線９を形成する。
ジスト膜１０を除去した後コンタクトホール１１を含む
表面にアルミニウム膜を堆積してパターニングし、電極
配線９を形成する。
【０００６】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、必ず、最低１回のリソグラフィ工程を
必要とする。
の製造方法では、必ず、最低１回のリソグラフィ工程を
必要とする。
【０００７】このため、加工費用が増加する上に、露光
時の目合せずれをマージンとして、あらかじめ、ゲート
金属とコンタクトホール形成位置を広げておかなければ
ならないという問題点があった。
時の目合せずれをマージンとして、あらかじめ、ゲート
金属とコンタクトホール形成位置を広げておかなければ
ならないという問題点があった。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板の表面に設けたフィール
ド絶縁膜により区画された素子形成領域の表面にゲート
絶縁膜を形成し前記ゲート絶縁膜の上にゲート電極及び
第１の絶縁膜を選択的に積層して形成する工程と、前記
ゲート電極及び第１の絶縁膜を含む表面に第２の絶縁膜
を堆積する工程と、前記第２の絶縁膜をエッチバックし
て前記ゲート電極及び第１の絶縁膜の側壁に前記第２の
絶縁膜を残し且つ前記半導体基板の表面を露出させてコ
ンタクトホールを形成する工程とを含んで構成される。
造方法は、一導電型半導体基板の表面に設けたフィール
ド絶縁膜により区画された素子形成領域の表面にゲート
絶縁膜を形成し前記ゲート絶縁膜の上にゲート電極及び
第１の絶縁膜を選択的に積層して形成する工程と、前記
ゲート電極及び第１の絶縁膜を含む表面に第２の絶縁膜
を堆積する工程と、前記第２の絶縁膜をエッチバックし
て前記ゲート電極及び第１の絶縁膜の側壁に前記第２の
絶縁膜を残し且つ前記半導体基板の表面を露出させてコ
ンタクトホールを形成する工程とを含んで構成される。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１（ａ）〜（ｄ）は本発明の一実施例を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
【００１１】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１の一主面に選択的にフィールド酸化膜２を設
けて素子形成領域を区画し、素子形成領域の表面を熱酸
化してゲート酸化膜３を設ける。次に、ゲート酸化膜３
を含む表面にＣＶＤ法により厚さ０．６μｍの多結晶シ
リコン膜４及び厚さ０．４μｍのリンを８ｍｏｌ％含む
ＰＳＧ膜５を順次堆積した後リソグラフィ技術によりＰ
ＳＧ膜５及び多結晶シリコン膜４を選択的に順次エッチ
ングしてゲート電極４ａを形成する。次に、ＰＳＧ膜５
及びゲート電極４ａをマスクとして素子形成領域のＰ型
シリコン基板１の表面にリンイオンをイオン注入してＮ
型拡散層６を形成する。
コン基板１の一主面に選択的にフィールド酸化膜２を設
けて素子形成領域を区画し、素子形成領域の表面を熱酸
化してゲート酸化膜３を設ける。次に、ゲート酸化膜３
を含む表面にＣＶＤ法により厚さ０．６μｍの多結晶シ
リコン膜４及び厚さ０．４μｍのリンを８ｍｏｌ％含む
ＰＳＧ膜５を順次堆積した後リソグラフィ技術によりＰ
ＳＧ膜５及び多結晶シリコン膜４を選択的に順次エッチ
ングしてゲート電極４ａを形成する。次に、ＰＳＧ膜５
及びゲート電極４ａをマスクとして素子形成領域のＰ型
シリコン基板１の表面にリンイオンをイオン注入してＮ
型拡散層６を形成する。
【００１２】次に、図１（ｂ）に示すように、ゲート電
極４ａを含む表面に層間絶縁膜としてリンを８ｍｏｌ％
含むＰＳＧ膜７を１μｍの厚さに堆積して８００℃で熱
処理し、表面の段差を緩和する。
極４ａを含む表面に層間絶縁膜としてリンを８ｍｏｌ％
含むＰＳＧ膜７を１μｍの厚さに堆積して８００℃で熱
処理し、表面の段差を緩和する。
【００１３】次に、図１（ｃ）に示すように、異方性イ
オンエッチングにより全面をエッチバックしてゲート電
極４ａ及びＰＳＧ膜５の側壁部にＰＳＧ膜７を残してＮ
型拡散層６の表面を露出させ、コンタクトホール８を形
成する。
オンエッチングにより全面をエッチバックしてゲート電
極４ａ及びＰＳＧ膜５の側壁部にＰＳＧ膜７を残してＮ
型拡散層６の表面を露出させ、コンタクトホール８を形
成する。
【００１４】次に、図１（ｄ）に示すように、コンタク
トホール８を含む表面にアルミニウム膜を１μｍの厚さ
に堆積してパターニングし、Ｎ型拡散層６と電気的に接
続する電極配線９を形成する。
トホール８を含む表面にアルミニウム膜を１μｍの厚さ
に堆積してパターニングし、Ｎ型拡散層６と電気的に接
続する電極配線９を形成する。
【００１５】
【発明の効果】以上説明したように本発明は、層間絶縁
膜のエッチバックにより拡散層の表面を露出させること
により、自己整合的にコンタクトホールが形成できるの
で、製造コストの低減及び、リソグラフィ時の目合せマ
ージンをなくすことができるので、素子の縮小化が実現
できるという効果を有する。
膜のエッチバックにより拡散層の表面を露出させること
により、自己整合的にコンタクトホールが形成できるの
で、製造コストの低減及び、リソグラフィ時の目合せマ
ージンをなくすことができるので、素子の縮小化が実現
できるという効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの断面図。
した半導体チップの断面図。
【図２】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ 多結晶シリコン膜 ４ａ ゲート電極 ５，７ ＰＳＧ膜 ８，１１ コンタクトホール ９ 電極配線 １０ フォトレジスト膜
Claims (1)
- 【請求項１】 一導電型半導体基板の表面に設けたフィ
ールド絶縁膜により区画された素子形成領域の表面にゲ
ート絶縁膜を形成し前記ゲート絶縁膜の上にゲート電極
及び第１の絶縁膜を選択的に積層して形成する工程と、
前記ゲート電極及び第１の絶縁膜を含む表面に第２の絶
縁膜を堆積する工程と、前記第２の絶縁膜をエッチバッ
クして前記ゲート電極及び第１の絶縁膜の側壁に前記第
２の絶縁膜を残し且つ前記半導体基板の表面を露出させ
てコンタクトホールを形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23672492A JPH0684825A (ja) | 1992-09-04 | 1992-09-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23672492A JPH0684825A (ja) | 1992-09-04 | 1992-09-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684825A true JPH0684825A (ja) | 1994-03-25 |
Family
ID=17004848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23672492A Pending JPH0684825A (ja) | 1992-09-04 | 1992-09-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684825A (ja) |
-
1992
- 1992-09-04 JP JP23672492A patent/JPH0684825A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981222 |