JPH0685000A - 半導体素子の実装構造及びそれを用いたテープキャリアパッケージ及び電子光学装置及び電子印字装置 - Google Patents
半導体素子の実装構造及びそれを用いたテープキャリアパッケージ及び電子光学装置及び電子印字装置Info
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- JPH0685000A JPH0685000A JP23382992A JP23382992A JPH0685000A JP H0685000 A JPH0685000 A JP H0685000A JP 23382992 A JP23382992 A JP 23382992A JP 23382992 A JP23382992 A JP 23382992A JP H0685000 A JPH0685000 A JP H0685000A
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- 230000003287 optical effect Effects 0.000 claims 1
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- 239000000758 substrate Substances 0.000 description 3
- 229920001342 Bakelite® Polymers 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】安価で汎用性の高い半導体素子の実装構造を提
供する。 【構成】回路基板の出力端子３に対して、半導体素子１
を平行あるいは垂直に実装するのではなく、０゜から９
０゜の範囲で傾けて実装することにより、半導体素子の
出力端子９のピッチよりも、回路基板２あるいはそれに
接続された電子素子の端子ピッチが小さい場合に置いて
も、同じ該半導体素子１を用いて電子装置を構成できる
ようにする。
供する。 【構成】回路基板の出力端子３に対して、半導体素子１
を平行あるいは垂直に実装するのではなく、０゜から９
０゜の範囲で傾けて実装することにより、半導体素子の
出力端子９のピッチよりも、回路基板２あるいはそれに
接続された電子素子の端子ピッチが小さい場合に置いて
も、同じ該半導体素子１を用いて電子装置を構成できる
ようにする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の実装構造
に関するものである。
に関するものである。
【０００２】
【従来の技術】従来の半導体素子の実装構造について図
に基づき具体的に説明する。図４は従来の半導体素子の
実装構造を示す平面図である。図４において、回路基板
２上には出力端子３・入力端子４・出力配線パターン５
・入力配線パターン６等が形成され、その所定の位置に
半導体素子１が実装されている。この時、半導体素子１
は、回路配線基板２の出力端子５と半導体素子１の主た
る出力端子辺７のなす小さい方の角が９０゜になるよう
に実装していた。
に基づき具体的に説明する。図４は従来の半導体素子の
実装構造を示す平面図である。図４において、回路基板
２上には出力端子３・入力端子４・出力配線パターン５
・入力配線パターン６等が形成され、その所定の位置に
半導体素子１が実装されている。この時、半導体素子１
は、回路配線基板２の出力端子５と半導体素子１の主た
る出力端子辺７のなす小さい方の角が９０゜になるよう
に実装していた。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
技術は、半導体素子１の出力端子９のピッチよりも回路
基板２の出力端子３のピッチ、あるいはその回路基板２
に接続されている電子素子の入力端子のピッチが小さい
場合には、それぞれのピッチを整合させる別の基板を介
して実装する等の方法が必要で、実装構造として非常に
大きいサイズになってしまうという問題を有し、１機種
の半導体素子で対応できる電子素子の範囲は、回路基板
の出力端子あるいは電子素子の入力端子のピッチが、そ
の半導体素子の出力端子ピッチよりも大きい場合に限ら
れていた。そのため回路基板あるいは電子素子の接続端
子のピッチが小さくなると新しい半導体素子を製作する
必要があり製造コストが高くなってしまっていた。
技術は、半導体素子１の出力端子９のピッチよりも回路
基板２の出力端子３のピッチ、あるいはその回路基板２
に接続されている電子素子の入力端子のピッチが小さい
場合には、それぞれのピッチを整合させる別の基板を介
して実装する等の方法が必要で、実装構造として非常に
大きいサイズになってしまうという問題を有し、１機種
の半導体素子で対応できる電子素子の範囲は、回路基板
の出力端子あるいは電子素子の入力端子のピッチが、そ
の半導体素子の出力端子ピッチよりも大きい場合に限ら
れていた。そのため回路基板あるいは電子素子の接続端
子のピッチが小さくなると新しい半導体素子を製作する
必要があり製造コストが高くなってしまっていた。
【０００４】そこで、本発明の半導体素子の実装構造
は、上記の問題点を解決するために該半導体素子の出力
端子辺と該回路配線基板の主たる出力配線パターンのな
す小さい方の角が０゜を超え９０゜未満になるように半
導体素子を傾けて実装する。
は、上記の問題点を解決するために該半導体素子の出力
端子辺と該回路配線基板の主たる出力配線パターンのな
す小さい方の角が０゜を超え９０゜未満になるように半
導体素子を傾けて実装する。
【０００５】その目的とするところは、安価で汎用性の
高い半導体素子の実装構造の提供することである。
高い半導体素子の実装構造の提供することである。
【０００６】
【課題を解決するための手段】本発明の半導体素子の実
装構造は、少なくとも１辺に出力端子を装備し、少なく
ともその主たる出力端子辺と対向する辺に入力端子を装
備する半導体素子を用い、少なくとも出力配線パターン
及び入力配線パターンを装備した回路配線基板の所定の
パターン上に該半導体素子を実装する実装構造におい
て、該半導体素子の出力端子辺と該回路配線基板の主た
る出力端子パターンのなす小さい方の角が０゜を超え９
０゜未満になるように半導体素子を傾けて実装したこと
を特徴とする。
装構造は、少なくとも１辺に出力端子を装備し、少なく
ともその主たる出力端子辺と対向する辺に入力端子を装
備する半導体素子を用い、少なくとも出力配線パターン
及び入力配線パターンを装備した回路配線基板の所定の
パターン上に該半導体素子を実装する実装構造におい
て、該半導体素子の出力端子辺と該回路配線基板の主た
る出力端子パターンのなす小さい方の角が０゜を超え９
０゜未満になるように半導体素子を傾けて実装したこと
を特徴とする。
【０００７】
［実施例１］図１は、本発明の半導体素子の実装構造を
示す主要平面図である。同図において回路配線基板２上
には出力配線パターン５、出力端子パターン７、入力配
線パターン６及び入力端子パターン８が形成されてい
る。その回路配線基板２の所定の位置に半導体素子１が
各配線パターンと位置合わせされて実装されている。半
導体素子１は、ギャングボンディングにより回路基板２
にインナーリードボンディングされている。半導体素子
１には、出力端子辺７に沿って出力端子９が装備され、
同様に入力端子辺８に沿って入力端子１０が装備されて
いる。出力端子及び入力端子のレイアウトは、出力端子
９及び入力端子１０は全てを半導体素子１の１つの辺に
集中させて設けてもいいし複数の辺に設けても良い。ま
た本実施例では、テープキャリアパッケージ（以下ＴＣ
Ｐと言う）での実施例として、回路基板２の材料はポリ
イミドフィルムを用いたが、セラミック・ガラスセラミ
ック等のセラミック材料やエポキシ樹脂・ガラスエポキ
シ樹脂・フェノール・紙フェノール・ベークライト・紙
ベークライト樹脂等の樹脂材料でもよい。また回路配線
についても片面配線・両面配線またはそれ以上の多層配
線でもよい。半導体素子１は、出力端子辺７と回路基板
２の出力端子３が角度θをなすように傾けて実装されて
いる。この時のθの値は、０゜＜θ＜９０゜の範囲で回
路基板２の出力端子３のピッチに半導体素子１の出力端
子９のピッチが整合するように定める。このように半導
体素子１を回路基板２の出力端子３に対して角度θだけ
傾けて実装することにより、回路基板２の出力端子３の
ピッチが半導体素子１の出力端子９のピッチよりも小さ
い値をとる場合でも、専用の半導体素子を新たに設計・
製作する必要がない。従って少ない種類の半導体素子で
多種のＴＣＰ等の半導体装置及び電子光学装置等の電子
装置を設計・製作することができるため製造コストの削
減が可能である。
示す主要平面図である。同図において回路配線基板２上
には出力配線パターン５、出力端子パターン７、入力配
線パターン６及び入力端子パターン８が形成されてい
る。その回路配線基板２の所定の位置に半導体素子１が
各配線パターンと位置合わせされて実装されている。半
導体素子１は、ギャングボンディングにより回路基板２
にインナーリードボンディングされている。半導体素子
１には、出力端子辺７に沿って出力端子９が装備され、
同様に入力端子辺８に沿って入力端子１０が装備されて
いる。出力端子及び入力端子のレイアウトは、出力端子
９及び入力端子１０は全てを半導体素子１の１つの辺に
集中させて設けてもいいし複数の辺に設けても良い。ま
た本実施例では、テープキャリアパッケージ（以下ＴＣ
Ｐと言う）での実施例として、回路基板２の材料はポリ
イミドフィルムを用いたが、セラミック・ガラスセラミ
ック等のセラミック材料やエポキシ樹脂・ガラスエポキ
シ樹脂・フェノール・紙フェノール・ベークライト・紙
ベークライト樹脂等の樹脂材料でもよい。また回路配線
についても片面配線・両面配線またはそれ以上の多層配
線でもよい。半導体素子１は、出力端子辺７と回路基板
２の出力端子３が角度θをなすように傾けて実装されて
いる。この時のθの値は、０゜＜θ＜９０゜の範囲で回
路基板２の出力端子３のピッチに半導体素子１の出力端
子９のピッチが整合するように定める。このように半導
体素子１を回路基板２の出力端子３に対して角度θだけ
傾けて実装することにより、回路基板２の出力端子３の
ピッチが半導体素子１の出力端子９のピッチよりも小さ
い値をとる場合でも、専用の半導体素子を新たに設計・
製作する必要がない。従って少ない種類の半導体素子で
多種のＴＣＰ等の半導体装置及び電子光学装置等の電子
装置を設計・製作することができるため製造コストの削
減が可能である。
【０００８】［実施例２］図２は、本発明の半導体素子
の実装構造を液晶表示装置（以下ＬＣＤと言う）に用い
た一実施例であり、図２ａはＬＣＤ全体の平面図、図２
ｂは図２ａのＡ−Ａ’断面図である。図２ａ及び図２ｂ
においてＬＣＤ２１の各電極基板には半導体素子を実装
するスペース２４が設けてある。この実装スペース２４
にはＬＣＤの表示電極につながっている、半導体素子１
用の出力配線パターン２５と、同じく半導体素子１用の
入力配線パターン２６が装備されている。これら配線パ
ターン群の所定の位置に半導体素子１が位置決めされフ
ェイスダウン実装により実装されている。また入力配線
パターン２６にはバス基板２３が異方性導電膜（以下Ａ
ＣＦと言う）２８により接続されている。端子ピッチの
構成は、本実施例でも、実施例１と同様に次のような端
子ピッチ構成となっている。
の実装構造を液晶表示装置（以下ＬＣＤと言う）に用い
た一実施例であり、図２ａはＬＣＤ全体の平面図、図２
ｂは図２ａのＡ−Ａ’断面図である。図２ａ及び図２ｂ
においてＬＣＤ２１の各電極基板には半導体素子を実装
するスペース２４が設けてある。この実装スペース２４
にはＬＣＤの表示電極につながっている、半導体素子１
用の出力配線パターン２５と、同じく半導体素子１用の
入力配線パターン２６が装備されている。これら配線パ
ターン群の所定の位置に半導体素子１が位置決めされフ
ェイスダウン実装により実装されている。また入力配線
パターン２６にはバス基板２３が異方性導電膜（以下Ａ
ＣＦと言う）２８により接続されている。端子ピッチの
構成は、本実施例でも、実施例１と同様に次のような端
子ピッチ構成となっている。
【０００９】ＬＣＤの表示部の表示パターン２７のピッ
チＰＬは、半導体素子１の出力端子９のピッチよりも小
さいピッチとなっているが、半導体素子１を斜めに傾け
て実装することにより、出力端子ピッチの更に小さい半
導体素子を使用することなく電子装置を製作することが
できた。本実施例では、電子表示素子としてＬＣＤを用
いたが、プラズマディスプレイ、ＥＬ（エレクトロルミ
ネッセンス）ディスプレイ、光電管ディスプレイ、ＬＥ
Ｄディスプレイ等でも同様に本実施例の半導体素子の実
装構造を用いることが可能である。
チＰＬは、半導体素子１の出力端子９のピッチよりも小
さいピッチとなっているが、半導体素子１を斜めに傾け
て実装することにより、出力端子ピッチの更に小さい半
導体素子を使用することなく電子装置を製作することが
できた。本実施例では、電子表示素子としてＬＣＤを用
いたが、プラズマディスプレイ、ＥＬ（エレクトロルミ
ネッセンス）ディスプレイ、光電管ディスプレイ、ＬＥ
Ｄディスプレイ等でも同様に本実施例の半導体素子の実
装構造を用いることが可能である。
【００１０】［実施例３］図３は、本発明の半導体素子
の実装構造を感熱式電子印字装置（以下電子印字装置と
言う）に用いた一実施例であり、図３ａは電子印字装置
全体の平面図、図３ｂは図３ａのＢ−Ｂ’断面図であ
る。実施例２と同様に本発明の半導体素子の実装構造を
用いている。
の実装構造を感熱式電子印字装置（以下電子印字装置と
言う）に用いた一実施例であり、図３ａは電子印字装置
全体の平面図、図３ｂは図３ａのＢ−Ｂ’断面図であ
る。実施例２と同様に本発明の半導体素子の実装構造を
用いている。
【００１１】
【発明の効果】以上説明したように本発明の半導体素子
の実装構造を用いることにより、安価で生産性の高い電
子光学装置や電子印字装置等の電子機器を提供すること
が可能となる。
の実装構造を用いることにより、安価で生産性の高い電
子光学装置や電子印字装置等の電子機器を提供すること
が可能となる。
【図１】本発明の半導体素子の実装構造の一実施例を示
す図。
す図。
【図２】本発明の半導体素子の実装構造の一実施例を示
す図。
す図。
【図３】本発明の半導体素子の実装構造の一実施例を示
す図。
す図。
【図４】従来の半導体素子の実装構造の実施例を示す
図。
図。
１．半導体素子 ２．回路基板 ３．回路基板の出力端子 ４．回路基板の入力端子 ５．出力配線パターン ６．入力配線パターン ７．出力端子辺 ８．入力端子辺 ９．半導体素子の出力端子 １０．半導体素子の入力端子 ２１．液晶表示素子 ２２．電子印字素子 ２３．バス基板 ２４．実装スペース ２５．出力配線パターン ２６．入力配線パターン ２７．表示パターン ２８．異方性導電膜（ＡＣＦ）
Claims (4)
- 【請求項１】少なくとも１辺に出力端子を装備し、少な
くともその主たる出力端子辺と対向する辺に入力端子を
装備する半導体素子を用い、少なくとも出力配線パター
ン及び入力配線パターンを装備した回路配線基板の所定
のパターン上に該半導体素子を実装する実装構造におい
て、該半導体素子の出力端子辺と該回路配線基板の主た
る出力端子パターンのなす小さい方の角が０゜を超え９
０゜未満になるように半導体素子を傾けて実装したこと
を特徴とする半導体素子の実装構造。 - 【請求項２】請求項１の半導体素子の実装構造を用いた
ことを特徴とするテープキャリアパッケージ。 - 【請求項３】請求項１の半導体素子の実装構造を用いた
ことを特徴とする電子光学装置。 - 【請求項４】請求項１の半導体素子の実装構造を用いた
ことを特徴とする電子印字装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23382992A JP3269128B2 (ja) | 1992-09-01 | 1992-09-01 | 液晶表示装置、電子印字装置及び半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23382992A JP3269128B2 (ja) | 1992-09-01 | 1992-09-01 | 液晶表示装置、電子印字装置及び半導体素子の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685000A true JPH0685000A (ja) | 1994-03-25 |
| JP3269128B2 JP3269128B2 (ja) | 2002-03-25 |
Family
ID=16961220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23382992A Expired - Fee Related JP3269128B2 (ja) | 1992-09-01 | 1992-09-01 | 液晶表示装置、電子印字装置及び半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3269128B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100665840B1 (ko) * | 2004-12-10 | 2007-01-09 | 삼성전자주식회사 | 데이지 체인 구조의 메모리 모듈 및 그의 형성 방법 |
| JP2007129046A (ja) * | 2005-11-02 | 2007-05-24 | Murata Mfg Co Ltd | コンデンサアレイの実装構造 |
| JP2009145439A (ja) * | 2007-12-12 | 2009-07-02 | Mitsubishi Electric Corp | 液晶表示装置 |
| WO2014024440A1 (ja) * | 2012-08-08 | 2014-02-13 | シャープ株式会社 | 表示装置 |
-
1992
- 1992-09-01 JP JP23382992A patent/JP3269128B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100665840B1 (ko) * | 2004-12-10 | 2007-01-09 | 삼성전자주식회사 | 데이지 체인 구조의 메모리 모듈 및 그의 형성 방법 |
| JP2007129046A (ja) * | 2005-11-02 | 2007-05-24 | Murata Mfg Co Ltd | コンデンサアレイの実装構造 |
| JP2009145439A (ja) * | 2007-12-12 | 2009-07-02 | Mitsubishi Electric Corp | 液晶表示装置 |
| WO2014024440A1 (ja) * | 2012-08-08 | 2014-02-13 | シャープ株式会社 | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3269128B2 (ja) | 2002-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment |
Free format text: PAYMENT UNTIL: 20090118 Year of fee payment: 7 |
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| FPAY | Renewal fee payment |
Free format text: PAYMENT UNTIL: 20100118 Year of fee payment: 8 |
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| FPAY | Renewal fee payment |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 9 |
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| LAPS | Cancellation because of no payment of annual fees |