JPH0687496B2 - バイポ−ラ集積回路 - Google Patents
バイポ−ラ集積回路Info
- Publication number
- JPH0687496B2 JPH0687496B2 JP62007797A JP779787A JPH0687496B2 JP H0687496 B2 JPH0687496 B2 JP H0687496B2 JP 62007797 A JP62007797 A JP 62007797A JP 779787 A JP779787 A JP 779787A JP H0687496 B2 JPH0687496 B2 JP H0687496B2
- Authority
- JP
- Japan
- Prior art keywords
- opening
- layer
- epitaxial layer
- conductivity type
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
Landscapes
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラ集積回路に関する。
最近のメモリ集積回路の大容量比に伴って、ますますト
ランジスタセル設計の微細化が要求されてきた。
ランジスタセル設計の微細化が要求されてきた。
高速のバイポーラRAMには、ショットキーバリヤダイオ
ードと抵抗の並列接続を負荷としたエミッタ結合形メモ
リセルが広く使用されている。
ードと抵抗の並列接続を負荷としたエミッタ結合形メモ
リセルが広く使用されている。
第３図は従来のバイポーラメモリセルの一例の等価回路
図である。
図である。
メモリセル15は、二つのコレクタが抵抗RLとショットキ
ーバリヤダイオードSBDとの並列構成の負荷セル13がカ
ソード側にそれぞれ接続し、二つの第１のエミッタが定
電流電源14に共通に接続されているフリップフロップ構
成の一対のバイポーラトランジスタQ1及びQ2から成って
いる。
ーバリヤダイオードSBDとの並列構成の負荷セル13がカ
ソード側にそれぞれ接続し、二つの第１のエミッタが定
電流電源14に共通に接続されているフリップフロップ構
成の一対のバイポーラトランジスタQ1及びQ2から成って
いる。
高電位ワード線WTはショットキーバリヤダイオードSBD
のアノード側に共通に接続し、一対のビット線Ｂ及び
はトランジスタQ1及びQ2のそれぞれの第２のエミッタに
接線されている。
のアノード側に共通に接続し、一対のビット線Ｂ及び
はトランジスタQ1及びQ2のそれぞれの第２のエミッタに
接線されている。
定電流源13の電流はトランジスタQ1又はQ2のうちオン状
態の一方のトランジスタのコレクタに接続されたショッ
トキーバリヤダイオードSBDに流れる。
態の一方のトランジスタのコレクタに接続されたショッ
トキーバリヤダイオードSBDに流れる。
オフ状態のトランジスタのベース電流は他方のトランジ
スタのコレクタに接続されている負荷抵抗RLに流れるの
で、例えば消費電力1Wの16キロビットRAMの場合に、負
荷抵抗RLの値は約250kΩが必要となる。
スタのコレクタに接続されている負荷抵抗RLに流れるの
で、例えば消費電力1Wの16キロビットRAMの場合に、負
荷抵抗RLの値は約250kΩが必要となる。
この負荷抵抗RLとしては、従来からシリコンエピタキシ
ャル単結晶膜の拡散抵抗値か又はシリコン酸化膜等の絶
縁膜上に堆積された多結晶シリコン膜が用いられてい
る。
ャル単結晶膜の拡散抵抗値か又はシリコン酸化膜等の絶
縁膜上に堆積された多結晶シリコン膜が用いられてい
る。
上述した従来の一方の例である多結晶シリコン膜を負荷
抵抗RLとして使用する場合には、使用出来る抵抗値に上
限があるという問題があった。
抵抗RLとして使用する場合には、使用出来る抵抗値に上
限があるという問題があった。
すなわち回路の設計上、負荷抵抗RLの温度係数の絶対値
を2000ppm/℃以下にする必要があるが、それに相当する
多結晶シリコン膜の層抵抗の上限はたかだか10kΩ／□
迄であるため、前述の200kΩの抵抗値を実現するには、
そのチップ表面の占有面積が通常の幅で80〜150μｍ２
にもなり、二つの負荷抵抗RLの総占有面積は100〜300μ
ｍ２としてメモリセル15の面積の約20〜40％にも達し
て、高集積化が出来ないという問題があった。
を2000ppm/℃以下にする必要があるが、それに相当する
多結晶シリコン膜の層抵抗の上限はたかだか10kΩ／□
迄であるため、前述の200kΩの抵抗値を実現するには、
そのチップ表面の占有面積が通常の幅で80〜150μｍ２
にもなり、二つの負荷抵抗RLの総占有面積は100〜300μ
ｍ２としてメモリセル15の面積の約20〜40％にも達し
て、高集積化が出来ないという問題があった。
また、他方の拡散抵抗層として、例えばｎ形導電領域に
ｐ形拡散抵抗層を設ける場合も、前述と同様の理由で抵
抗値の上限が制限されて、同様の問題があり、さらにこ
の場合は、拡散抵抗層を形成するための分離工程や、pn
接合容量による動作速度の遅れなどの問題が加わってい
た。
ｐ形拡散抵抗層を設ける場合も、前述と同様の理由で抵
抗値の上限が制限されて、同様の問題があり、さらにこ
の場合は、拡散抵抗層を形成するための分離工程や、pn
接合容量による動作速度の遅れなどの問題が加わってい
た。
本発明の目的は、負荷抵抗RLとして、半導体ウェーハ９
の開孔部にシリコン埋込体の抵抗体を設けて、小面積で
高抵抗値の負荷抵抗RLを用いた高集積度のバイポーラ集
積回路を提供することにある。
の開孔部にシリコン埋込体の抵抗体を設けて、小面積で
高抵抗値の負荷抵抗RLを用いた高集積度のバイポーラ集
積回路を提供することにある。
本発明のバイポーラ集積回路は、 （Ａ）一導電形の半導体基板と、該半導体基板に選択的
に形成された逆導電形のコレクタ層と該コレクタ層を含
む全表面に形成された逆導電形のエピタキシャル層と前
記エピタキシャル層の表面を選択的に覆う酸化膜とを有
する半導体ウェーハ、 （Ｂ）前記半導体ウェーハの上面から前記コレクタ層の
中間の深さまで選択的に形成された開孔部、 （Ｃ）前記開孔部の側壁に設けられた絶縁膜、 （Ｄ）前記開孔部内に形成されたシリコン埋込体から成
る抵抗体、 （Ｅ）前記エピタキシャル層の露出面の一部に白金珪化
物を設けることにより形成されたショットキーバリヤダ
イオード、 を含んで構成されている。
に形成された逆導電形のコレクタ層と該コレクタ層を含
む全表面に形成された逆導電形のエピタキシャル層と前
記エピタキシャル層の表面を選択的に覆う酸化膜とを有
する半導体ウェーハ、 （Ｂ）前記半導体ウェーハの上面から前記コレクタ層の
中間の深さまで選択的に形成された開孔部、 （Ｃ）前記開孔部の側壁に設けられた絶縁膜、 （Ｄ）前記開孔部内に形成されたシリコン埋込体から成
る抵抗体、 （Ｅ）前記エピタキシャル層の露出面の一部に白金珪化
物を設けることにより形成されたショットキーバリヤダ
イオード、 を含んで構成されている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｂ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図であり、
第３図の等価回路の負荷セル13に対応する。
るための工程順に示した半導体チップの断面図であり、
第３図の等価回路の負荷セル13に対応する。
第１図（ａ）に示すように、半導体ウェーハ９は、ｐ形
シリコン基板１に約２μｍのｎ形埋込コレクタ層２と、
約1.5μｍのｎ形エピタキシャル層３とシリコン酸化膜
４とを順に重ねて形成されている。
シリコン基板１に約２μｍのｎ形埋込コレクタ層２と、
約1.5μｍのｎ形エピタキシャル層３とシリコン酸化膜
４とを順に重ねて形成されている。
その上に、ホトリソグラフィー技術により選択的に形成
したレジスト層10を設け、反応性イオンエッチング法を
用いてレジスト層10をマスクとしてシリコン酸化膜４と
ｎ形エピタキシャル層３とｎ形埋込コレクタ層２にｐ形
シリコン基板１までに貫通しないように深さ2.5μｍま
でをエッチングして、表面積が約1.0μｍ２の開孔部を
設ける。
したレジスト層10を設け、反応性イオンエッチング法を
用いてレジスト層10をマスクとしてシリコン酸化膜４と
ｎ形エピタキシャル層３とｎ形埋込コレクタ層２にｐ形
シリコン基板１までに貫通しないように深さ2.5μｍま
でをエッチングして、表面積が約1.0μｍ２の開孔部を
設ける。
次に、第１図（ｂ）に示すように、レジスト層10を酸素
プラズマにて除去した後、全面に厚さ約100nmのシリコ
ン窒化膜を堆積し、次に、反応性イオンエッチング法を
用いて側壁にのみシリコン窒化膜５を残してエッチング
する。
プラズマにて除去した後、全面に厚さ約100nmのシリコ
ン窒化膜を堆積し、次に、反応性イオンエッチング法を
用いて側壁にのみシリコン窒化膜５を残してエッチング
する。
次に、第１図（ｃ）に示すように、多結晶シリコン膜を
２μｍ程度堆積して、表面を平坦化させ、反応性イオン
エッチング法でエッチングして開孔部の内部にのみ多結
晶シリコン埋込体６として残す。
２μｍ程度堆積して、表面を平坦化させ、反応性イオン
エッチング法でエッチングして開孔部の内部にのみ多結
晶シリコン埋込体６として残す。
次に、第１図（ｄ）に示すように、ホトリソグラフィー
技術を用いて、開孔部に隣接するｎ形エピタキシャル層
３を選択的に露出し、全面に白金膜を約30nmの厚さでス
パッタ被着させ、500〜600℃の温度で白金珪化物を形成
した後、未反応白金膜を熱王水にて除去してショットキ
ー接合Ｓ及び多結晶シリコン埋設体６の上にそれぞれシ
ョットキーバリヤダイオードSBDの電極及びオーミック
電極としての二つの白金珪化物層7a及び7bを形成する。
技術を用いて、開孔部に隣接するｎ形エピタキシャル層
３を選択的に露出し、全面に白金膜を約30nmの厚さでス
パッタ被着させ、500〜600℃の温度で白金珪化物を形成
した後、未反応白金膜を熱王水にて除去してショットキ
ー接合Ｓ及び多結晶シリコン埋設体６の上にそれぞれシ
ョットキーバリヤダイオードSBDの電極及びオーミック
電極としての二つの白金珪化物層7a及び7bを形成する。
最後に、第１図（ｅ）に示すように、電極８を形成して
ショットキーバリヤダイオードSBD及び負荷抵抗RLの並
列接続の負荷セルが形成される。
ショットキーバリヤダイオードSBD及び負荷抵抗RLの並
列接続の負荷セルが形成される。
ここで負荷抵抗RLの値は、第１図（ｃ）の多結晶シリコ
ン膜を堆積する際の不純物として、リンをドープしてリ
ン濃度を変化して数百ｋΩの抵抗値まで高く設定出来
る。
ン膜を堆積する際の不純物として、リンをドープしてリ
ン濃度を変化して数百ｋΩの抵抗値まで高く設定出来
る。
本実施例では埋込体６として多結晶シリコンを用いた
が、代りに単結晶シリコンを堆積成長させてもよい。
が、代りに単結晶シリコンを堆積成長させてもよい。
第２図は本発明の第２の実施例の高抵抗値を有する負荷
セルのチップの断面図である。前述の第１図（ａ）に示
した開孔部11を形成した後、開孔部11の底部にも５〜10
nm程度の厚さの薄酸化膜12を形成して、次に、不純物を
ドープしていない高抵抗値の多結晶シリコン埋込体６を
設ける。
セルのチップの断面図である。前述の第１図（ａ）に示
した開孔部11を形成した後、開孔部11の底部にも５〜10
nm程度の厚さの薄酸化膜12を形成して、次に、不純物を
ドープしていない高抵抗値の多結晶シリコン埋込体６を
設ける。
このように、開孔部の底面にも薄酸化膜12を設けると、
以降の製造工程において長時間の高温熱処理が行われて
もｎ形コレクタ層からの不純物拡散による抵抗値の低下
及びそれによる抵抗値のばらつきが生じないという効果
が得られる。
以降の製造工程において長時間の高温熱処理が行われて
もｎ形コレクタ層からの不純物拡散による抵抗値の低下
及びそれによる抵抗値のばらつきが生じないという効果
が得られる。
負荷抵抗RLの値は、この薄酸化膜２を抜けるトンネル現
象の洩れ電流によって定まる数ＭΩと、多結晶シリコン
埋込体６の抵抗値の数ＭΩの直列の高抵抗値となる。
象の洩れ電流によって定まる数ＭΩと、多結晶シリコン
埋込体６の抵抗値の数ＭΩの直列の高抵抗値となる。
以上、説明したように本発明のバイポーラ集積回路は、
負荷抵抗の占有面積を１セル当り２μｍ２程度として、
従来の１％以下にもすることによって、高集積度化が得
られると同時に、従来は得られない高抵抗値までを有す
る負荷抵抗が容易に得られるという効果がある。
負荷抵抗の占有面積を１セル当り２μｍ２程度として、
従来の１％以下にもすることによって、高集積度化が得
られると同時に、従来は得られない高抵抗値までを有す
る負荷抵抗が容易に得られるという効果がある。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例の断面図、第３図は従来のバイ
ポーラ形メモリセルの一例の等価回路図である。 １…ｐ形シリコン基板、２…ｎ形埋込コレクタ層、３…
ｎ形エピタキシャル層、４…シリコン酸化膜、５…シリ
コン窒化膜、６…多結晶シリコン埋込体、7a,7b…白金
珪化物、８…電極、９…半導体ウェーハ、10…レジスト
膜、11…開孔部、12…薄酸化膜、13…負荷セル、14…定
電流電源、15…メモリセル、Q1，Q2…バイポーラトラン
ジスタ、RL…負荷抵抗、Ｓ…ショットキー接合、SBD…
ショットキーバリヤダイオード、WB，WT…ワード線。
るための工程順に示した半導体チップの断面図、第２図
は本発明の第２の実施例の断面図、第３図は従来のバイ
ポーラ形メモリセルの一例の等価回路図である。 １…ｐ形シリコン基板、２…ｎ形埋込コレクタ層、３…
ｎ形エピタキシャル層、４…シリコン酸化膜、５…シリ
コン窒化膜、６…多結晶シリコン埋込体、7a,7b…白金
珪化物、８…電極、９…半導体ウェーハ、10…レジスト
膜、11…開孔部、12…薄酸化膜、13…負荷セル、14…定
電流電源、15…メモリセル、Q1，Q2…バイポーラトラン
ジスタ、RL…負荷抵抗、Ｓ…ショットキー接合、SBD…
ショットキーバリヤダイオード、WB，WT…ワード線。
Claims (1)
- 【請求項１】（Ａ）一導電形の半導体基板と、該半導体
基板に選択的に形成された逆導電形のコレクタ層と該コ
レクタ層を含む全表面に形成された逆導電形のエピタキ
シャル層と前記エピタキシャル層の表面を選択的に覆う
酸化膜とを有する半導体ウェーハ、 （Ｂ）前記半導体ウェーハの上面から前記コレクタ層の
中間の深さまで選択的に形成された開孔部、 （Ｃ）前記開孔部の側壁に設けられた絶縁膜、 （Ｄ）前記開孔部内に形成されたシリコン埋込体から成
る抵抗体、 （Ｅ）前記エピタキシャル層の露出面の一部に白金珪化
物を設けることにより形成されたショットキーバイヤダ
イオード、 を含むことを特徴とするバイポーラ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007797A JPH0687496B2 (ja) | 1987-01-14 | 1987-01-14 | バイポ−ラ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007797A JPH0687496B2 (ja) | 1987-01-14 | 1987-01-14 | バイポ−ラ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63175465A JPS63175465A (ja) | 1988-07-19 |
| JPH0687496B2 true JPH0687496B2 (ja) | 1994-11-02 |
Family
ID=11675630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007797A Expired - Lifetime JPH0687496B2 (ja) | 1987-01-14 | 1987-01-14 | バイポ−ラ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687496B2 (ja) |
-
1987
- 1987-01-14 JP JP62007797A patent/JPH0687496B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63175465A (ja) | 1988-07-19 |
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