JPS6050958A - トランジスタ集積回路 - Google Patents

トランジスタ集積回路

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JPS6050958A
JPS6050958A JP59097636A JP9763684A JPS6050958A JP S6050958 A JPS6050958 A JP S6050958A JP 59097636 A JP59097636 A JP 59097636A JP 9763684 A JP9763684 A JP 9763684A JP S6050958 A JPS6050958 A JP S6050958A
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JP
Japan
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region
base
emitter
collector
extrinsic
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JP59097636A
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English (en)
Inventor
ジヨン・エヌ・レカトン
フイリツプ・マイケル・ピツトナー
ガルマコンダ・ラマサミエンガー・スリエヴアサン
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H10D10/441—Vertical BJTs having an emitter-base junction ending at a main surface of the body and a base-collector junction ending at a lateral surface of the body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/01—Bipolar transistors-ion implantation

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  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路チップに設けた高性能のバイポーラ・
トランジスタに係る。
〔従来技術〕
非常に高性能のトランジスタを実現するためにはトラン
ジスタ・デバイス素子をより浅く作り且つ小型化しなけ
ればならない事が知られている。
これまで小型化した２つの主要素はエミッターベース接
合の深さ並びにエミッターベース接合及びベース−コレ
クタ接合の間のベース幅である。これらの技術は例えば
ＵＳＰ４２３６２９４及びＵＳＰ４１５７２６９に開示
てれておυ、Ｐ型ドーハ／トのエクストリンシック・ベ
ース源及ヒバイボーラ集積トランジスタのベース領域の
接点として多結晶シリコンを用いる事が開示きれている
。
現在のところ電流スイッチ回路の性能は約４００ないし
５００ピコ秒以上である。メイン・フレーム・コンピュ
ータの性能の向上には遅延が少なくとも１／２になる事
が必要である。その様な速度をうるため０ＶＬＳＩ高性
能デバイスに於ける改良に於いては、エミッターベース
・プロフィルを浅くする事（これはエミッタ拡散容量を
減じる）、より設計ルールを小袋くする事（これは・（
ソケージ密度全上げ、相互接続による寄生効果を小袋く
する）並びにイントリンシック・ベース及びエクストリ
ンシック・ベースの導電性全独立に制御しうる事（これ
はベース抵抗の減少全可能にする）が必要である。これ
らのプロセスの強化が約３００ピコ秒よりも高速レベル
の回路性能を可能にするであろう。
〔発明が解決しようとする問題点〕
本発明の目的はエクストリンシック・ベース抵抗及びエ
ミッタ面積の両方を小芒＜シうる高性能バイポーラ・ト
ランジスタを提供する事にある。
本発明の他の目的はイントリンシック及びエクストリン
シック・ベース抵抗が独立に制御される、従ってイント
リンシック・ベース抵抗の増加を伴なう事なくイントリ
ンンソク能動デバイスの垂直方向寸法の縮少の可能な構
造のバイポーラ・トランジスタを提供する事である。
〔問題点を解決するための手段〕
単結晶シリコン本体の分離した領域にバイポーラ・ｌ・
ランジスタが形成される。トランジスタはＮ＋サブコレ
クタ、Ｎ＋コレクタ・リーチ・スル−（ザブコレクタを
シリコン本体の主表面へ接続する〕、サブ−コレクタの
上及びリーチ・スルー領域に隣接しｆｃＰベース領域、
ベース領域内にあって、上記主表面から伸びｆｒ−Ｎ　
”−１ベツタ領域全有している。ベース領域はエミッタ
領域の下のイントリンシック・ベース領域及び主表面か
ら伸ひておりエミッタ領域に隣接したエクストリンシッ
ク・ベース領域を有している。エクストリンシック・ベ
ースはエミッタ領域を完全に取９巻いた環状の領域であ
るのが好ましい。主表面の上にマスクが形成される。そ
のマスクはエクストリンシック・ベース領域の主要部の
上の領域の上に於いてのみ開孔を有している。Ｎエミッ
タ領域の深さよりも浅い深度までＰ型ドーパントでもっ
てイオン注入する事によってエクストリンシック・ベー
ス領域にＰ＋型領域を形成し、次いでＰドーバン）１活
性化するために短時間加熱アニールする。ｌ・ランジス
タの要素にオーミック接点を設ける事によって、上記要
素が電流スイッチ論理回路として接続てれる。エミッタ
に対してエクストリンシック・ベース領域に於ける高導
電率のＰ＋領域を近接して配置する事によってエクスト
リンシック・ベース抵抗を相当小σくする事ができる。
エクストリンシック・ベース領域の抵抗が小さくなるの
で、エミッタ領域の寸法を小さくする事ができる。マス
ク開孔ヲ介してのエクストリンシック・ベースに於ける
独立したドーピング処理によってイントリンシック・ベ
ース抵抗及びエクストリンシック・ベース抵抗の独立し
た制＠１が可能である。これらの変更の結果として電流
スイッチ論理の応用面に適したバイポーラ・トランジス
タ集攪回路の性能全相当向上式せる事ができる。
〔実施例〕
第１図は集積回路に於いてＮＰＮバイポ〜う・トランジ
スタを形成するための第１ステツプを説明する図である
。該図は非常に高密度の高性能バイポーラ集積回路を形
成するために用いる半導体本体の拡大した部分を示す。
単結晶／リコンのＰ基板１０はＮ＋ザブコレクタ領域１
２を有している。基板１０の上にエピタキ／ヤルＮ一層
を成長きせる。基板は例えば１０ないし２０Ω／　ａｎ
の抵抗の＜１００＞結晶方位の／リコン・ウエノ・であ
０ る。サブコレクタ拡散領域は約１×１０　原子／−の表
面濃度の砒素を用いて形成する。層１４を形成するため
のエピタキシャル成長プロセスは、例えば１０００℃な
いし１２００℃の温度で四塩化シリコン／水素もしくは
７ラン／水素混合物を用いる通常のプロセスでよい。エ
ピタキシャル成長に於いて、Ｎへのドーパントはエピタ
キシャル層内へ移動して、第１図に示す様にサブコレク
タ領域１２を形成する。高密度集積回路のエピタキシャ
ル層の厚烙は６ミクロン以下である。Ｐ十領域１６を分
離領域１８の領域に設ける事も可能である。Ｐ＋領域は
表面反転及び電流もれを防止する。図示しない熱成長二
酸化シリコン層の様なマスクをエピタキシャル層１４０
表面に形成し、エツチングによってマスク開口を形成す
る。
次の工程は分離領域の形成である。分離はＰＮ接合分離
、部分誘電分離、完全誘電分離のいずれでもよい。用い
られる誘電材は二酸化シリコン、ガラス等である。高密
度化のためには誘電分離が好ましい。第１図では部分誘
電分離を用いている。
誘電分離領域１８はシリコン本体の亀結晶シリコン領域
を相互に分離しておシ、領域１９はベース−エミッタ領
域をコレクタ・リーチ・スルー領域から分離している。
サブコレクタ領域１２に対するＮ＋コレクタ・リーチ・
スルー領域２０は標準的なリングラフィ、エツチング及
び拡散もしくはイオン注入技術で形成する。領域２０は
例えば燐もしくはヒ素ドーパントで形成する。
ベース領域は第１図の様に分離領域１８．１９に当接し
ている事が好ましい。ついでマスク層を除去する。例え
は熱成長によって二酸化シリコンの第１絶縁層２４を露
出した／リコン領域の上に設ける。次に第１図に示す様
に、シリコン本体の全表面にＣＶＤによって窒化シリコ
ン層２６を形成する。この組合せに絶縁層は熱成長二酸
化シリコンに加えて二酸化シリコン、窒化シリコン、酸
化アルミニウムの様な公知の絶縁材の１つもしくは組合
せであってもよい。層２４は例えば約９２５℃の酸素も
しくは酸素−水蒸気の雰囲気に於いて熱成長式せる。二
酸化シリコンを成長でせる第２の方法は約４５０℃の周
囲温度に於いてシラン及び酸素を用いるＣＶＤプロセス
である。通常窒化シリコン層は、大気圧あるいは低圧に
於いて約８００℃の温度の下でシラン、アンモニア及び
９累キャリヤ・ガスを用いてＣＶＤ処理する事によって
形成する。
ベース領域２２の濃度は表面に於いて１×１０１８原子
／　ｃ　ｃ　よシも大きい事が必要であって、２×９ １０　原子／　ｃ　ｃ　が好ましい。このベース領域は
拡散、イオン注入のいずれで形成してもよい。
好ましい拡散プロセスでは約１時間８７５℃の温度に於
いてＢＢｒ３’に用いて拡散を行なう。次いでベース部
分音０５μｍの旅装までドライブするために８０ナノメ
ータの厚でにベース酸化を行なう。イオン注入条件は酸
化及びドライブ・インの後で同様のベース・プロフィル
が得られる様に選択する。損傷が少いという理由からＢ
Ｂｒ３プロセスが好ましい。
本実施例に用いる４５０ナノメータのエミッタ深度をう
るために７００ナノメータの最終値全与える様にコレク
ターベース接合の深で全調整する。
この値は一つの例であって、２０ｏないし３００ナノメ
ータのベース幅であってもよい。コレクターベース接合
旅装は例えば６５０ないし７Ｄ［ｌナノメータである。
次にエミッタ領域６０を第２図に示す様にヒ素カプセル
拡散もしくはイオン注入によって形成する。好ましい拡
散プロセス条件は１２０分、１０００℃である。この方
法に於いて約２５０ナノメータのベース幅が得られるが
、１５０ないし６５０ナノメータのベース幅も容易に得
られる。
イオン注入によってヒ素エミッタ全形成してもよい。例
えば−例に於いては９．５Ｘ１０１５原子／α２のドー
ズ量を与える５０ＫｅＶ　の注入エネルギが用いられる
。使用する二酸化シリコンのスクリーンの厚さは例えば
２２５Ｘである。エミソタのドライブ・イン加熱サイク
ルは約７０分、１０００℃である。このイオン注入プロ
セスは拡散プロセスに関して説明したのと同じ接合深さ
を形成するために用いる事ができる。
本発明によりエクストリンシック・ベースの抵抗が小豆
くなるが故に、エミッタ領域６０の寸法全例えば３．５
　Ｘ　４．０マイクロメータ平方に減じる事ができる。
エミッタ領域３０全完全に包囲する環状領域を除く集積
回路の全面に通常の方法によってブロック・アウト・マ
スク３２を形成する。
ブロック・アウト・マスクは、特にショットキ・バリヤ
・ダイオード、抵抗などを含む集積回路の全ての他の領
域をカバーする事が重要である。マスクろ２はポジもし
くはネガの１ないし１５マイクロメータのレジスト層を
用いる事ができる。
マスク６２を有する第６図の構造体をイオン注入装置に
入れる。Ｐ＋イオン（例えばホウ素）をマスク６２を介
して注入し、エクストリンソックベース領域に環状のＰ
＋領域３４を作る。この領域６４の深さはＮエミッタ領
域３０の深σよりも小である。その理由はエミツク′加
熱サイクルに於いてＰ九オンはコレクタ領域に接近しな
いからである。これによってコレクタ／ベース・デプレ
ッション容量及び破壊電圧が大きくなる。その領域の深
妊は約０．３ないし０４マイクロメータが好ましい。こ
れは９０ないし１１０ＫｅＶ　、８Ｘ　１０１５ないし
ｌＸ１０１６原子／ｃｒｎ２のイオン注入ドース量によ
って得られる。環状の領域６４の底部の形は平らでない
事に注目すべきである。これは開口の周辺に於いてイオ
ンか２酸化シリコン層を通過しなければならないからで
ある。環状のＰ＋領域３４及びエミッタ６０の端部の間
の距離は約０９ないし１１マイクロメータである。リン
グラフィの公差によってこの寸法が決まる。この寸法は
ベース接点の抵抗全決定するので重要である。もしもそ
の間隔が不遊すぎると、デバイスのエミッターベース破
壊電圧及び側壁デプレツンヨン容量に対して逆効果が生
じる。もしもその間隔が太きすぎると、エクストリンシ
ック・ベースの領域６４による十分な性能上の利点は実
現しないであろう。
次に通常の除去液もしくは酸素ドライ・エツチング技術
を用いる事によってレジスト・ブロック・アウト・マス
ク６２を除去する。環状領域６４の原子全活性化はせる
様に酸ｆヒ雰囲気に於いて５０〜４５分間８５０〜９５
０℃の温度でＰ＋イオン注入領域をアニールする。この
プロセスに於いて、環状エクストリンシック・ベース領
域ろ４の上の二酸化シリコン・スクリーン層２４の露出
部分が厚くなり、二酸化シリコン層６５となる。エクス
トリンシック・ベース抵抗は領域６４によって１００Ω
／口よりも小（好ましい饋は約６５ないし６０Ω／口）
と々る。
二酸化シリコン層２４もしくは６５を介して、エミッタ
領域３０、環状Ｐ十領域６４及びコレクターリーチ・ス
ルー領Ｊ＃７２０に対して接点開口をあける。通常の電
流スイッチ・デバイスに複数の接点を用いるのに対して
、ここでは１個のベース接点４４のみが用いられる。エ
クストリンシック・ベースは標準の拡散／注入を用いた
ベースと比べて抵抗率が小豆いので、エミッタのまわシ
に環状の埋設した接点を形成しうる。構造体の表面上に
白金、パラジウムの層を全体的に付着する。シリコンと
接する白金もしくはパラジウム金属を反応芒せて白金も
しくはパラジウム珪化物よシなるベース領域へのオーミ
ック接点６６、エミッタ領域への接点６８及びコレクタ
領域への接点４０を形成するのに十分な時間にわたって
４５０ないし５５０℃に構造体を加熱する。白金もしく
はパラジウムが絶縁層２６などの上にある個所では、何
の反応も生じない。未反応の材料は王水を用いるエツチ
ングで除去する。遷移金属、アルミニウム、アルミニウ
ムー銅などの金属層を白金もしくはパラジウムの珪化物
接点及び窒化シリコン層の上から全体に付着する。エミ
ッタ接点４２、ベース接点４４及びコレクタ接点４６（
第４図）を形成するためにエツチングによって全体的に
付着した金属層にパターンを形成する。第５図は第４図
の５−５の位置からみた平面図である。
〔発明の効果〕
従来技術と比較して次の様な利点が見出せる。
エクストリンシック・ベース抵抗１’１１００Ω／口よ
υも低いレベルまで小さくする事ができる。
近接する高度にドープしたエクストリンシック・ベース
によってエミッタ寸法が小をくなり、ひいては小さくな
ったエミッタ・ジェオメトリ要素によってイントリンシ
ック・ベース抵抗モ小袋くなる。エクストリンシック・
ベース抵抗を小はくする事によって従来のバイポーラ・
デバイスよリモ性能が向上する。更には準−のベース接
点しか用いないので、従来の標準的なダブル・ベース・
コンタクト型の電流スイッチング・デバイスと比べてデ
バイスの面積を約６０係小さくする事ができる。エクス
トリンシック・ベース注入抵抗はエミッタを包囲する等
電位面として働くので、イントリンシック・ベースの抵
抗増という逆効果を伴う事なくエミッタ及びベースのプ
ロフィルヲ浅くスる事ができる。
電流スイッチ回路は最適の性能をうるために高いエミッ
タ電流密度で動作きせる。このレベルに於いては、寄生
コレクターベース容量及び寄生コレクター基板容量に対
する回路性能感度は重要性がよシ小はくなる。これに対
してエクストリンンツク及６イントリンシツク・ベース
抵抗及びエミッタ拡散容量は回路の性能を支配する。
エミッタ拡散容量ヲ／」・式くするための従来の方法は
エミッタ及びベースのプロフィルを浅くし、ベース・ド
ープ・レベルを低くする事である。しかしながら、この
方法は逆にインドリン７ツク・ベース抵抗を太きくシ、
よって拡散容量を小σくする効果が減じる。何故ならば
、回路性能はこれら２つの積に比例するからである。本
発明に於いてはベース抵抗の増大による逆効果を伴なう
事なく連続的にデバイスの寸法を小はくする事が可能で
ある。
本発明は電流スイッチ回路に特に有利である手金説明し
たが、よシ低い電力レベルで動作する他の回路例えばＴ
ＴＩ、ＲＴＬ、ＤＴＬ、Ｉ２　Ｌ等に於いても、皐−ベ
ース接点デバイス設計によってコレクターベース容量、
コレクター基板容量を減じる事ができるので、電力−遅
延積が小袋い事からして有利である。
【図面の簡単な説明】
第１図ないし第４図は本発明のトランジスタ集積回路を
形成するための工程を説明する図、第５図は第４図の構
造体の平面図である。 第１図に於いて、 １０・・・・Ｐ−基板、１２・・・・Ｎ＋サブコレクタ
領域、１４・・エピタキシャル層、１６・・・・Ｐ＋十 領域、１Ｂ、１９・・・・分離領域、２０・・・・Ｎ　
コレクタ・リーチ・スルー領域、２２・・・・ベース領
域、２４・・・・絶縁層（二酸化シリコン）、２６・・
・・窒化シリコン層。 出　願　人　インターナンタカル・ビジネス・マシーン
ズ・コーポレーシ田／第１頁の続き ０発　明　者　ガルマコンダ・ラマサ　アメリミエンガ
ー・スリエヴ　インセ アサン 力合衆国ニューヨーク州ボーキプシー、マーク・ヴント
・ドライブｂ番地

Claims (1)

  1. 【特許請求の範囲】 単結晶シリコン本体に設けた分離きれた領域と、上記準
    結晶シリコン本体の主表面から離れて上記分離でれた領
    域内に設けたＮ＋サブコレクタ領域と、 上記ザブコレクタ領域を上記主表面に接続するＮコレク
    タ・リーチ・スルー領域と、 上記サブコレクタ領域の上に於いて上記リーチ・スルー
    領域に隣接して設けたＰベース領域と、上記ベース領域
    に於いて上記主表面から伸びる様に設けｉＮエミッタ領
    域と、 上記エミッタ領域に近接して、上記ベース領域に於ける
    エクストリンシック・ベース領域内に設けたＰ＋領域と
    、 上記コレクタ・リーチ・スルー、上記エクストリンシッ
    ク・ベースに於ける上記Ｐ＋領域並びに上記エミッタ領
    域に対するオーミック接点とを含むトランジスタ集積回
    路。
JP59097636A 1983-08-26 1984-05-17 トランジスタ集積回路 Pending JPS6050958A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/526,849 US4573256A (en) 1983-08-26 1983-08-26 Method for making a high performance transistor integrated circuit
US526849 1983-08-26

Publications (1)

Publication Number Publication Date
JPS6050958A true JPS6050958A (ja) 1985-03-22

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ID=24099053

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59097636A Pending JPS6050958A (ja) 1983-08-26 1984-05-17 トランジスタ集積回路

Country Status (4)

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US (1) US4573256A (ja)
EP (1) EP0139130B1 (ja)
JP (1) JPS6050958A (ja)
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