JPH0689235A - データ書き込みシステム - Google Patents
データ書き込みシステムInfo
- Publication number
- JPH0689235A JPH0689235A JP4239509A JP23950992A JPH0689235A JP H0689235 A JPH0689235 A JP H0689235A JP 4239509 A JP4239509 A JP 4239509A JP 23950992 A JP23950992 A JP 23950992A JP H0689235 A JPH0689235 A JP H0689235A
- Authority
- JP
- Japan
- Prior art keywords
- data
- check
- memory element
- read
- writing
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 本発明はデータ書き込みシステムに関し、デ
ータ読み出し時のエラーの原因がどこにあるかを判定す
ることができるデータ書き込みシステムを提供すること
を目的としている。 【構成】 メモリコントローラ１０からメモリ素子２へ
のデータの書き込みと、メモリ素子２からのデータの読
み出しを行うシステムにおいて、前記メモリコントロー
ラ１０は、入力データにチェックビットを付加するチェ
ックデータ生成・付加部１と、メモリ素子２から読み出
したデータのチェックを行う読み出しデータチェック部
３と、前記メモリ素子２の書き込み／読み出し制御を行
う制御回路５とで構成され、メモリ素子２へのデータ書
き込み時に、読み出しデータチェック部３によるデータ
チェックも同時に行うように構成する。
ータ読み出し時のエラーの原因がどこにあるかを判定す
ることができるデータ書き込みシステムを提供すること
を目的としている。 【構成】 メモリコントローラ１０からメモリ素子２へ
のデータの書き込みと、メモリ素子２からのデータの読
み出しを行うシステムにおいて、前記メモリコントロー
ラ１０は、入力データにチェックビットを付加するチェ
ックデータ生成・付加部１と、メモリ素子２から読み出
したデータのチェックを行う読み出しデータチェック部
３と、前記メモリ素子２の書き込み／読み出し制御を行
う制御回路５とで構成され、メモリ素子２へのデータ書
き込み時に、読み出しデータチェック部３によるデータ
チェックも同時に行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明はデータ書き込みシステム
に関し、更に詳しくは書き込んだデータのチェックシス
テムに関する。
に関し、更に詳しくは書き込んだデータのチェックシス
テムに関する。
【０００２】
【従来の技術】メモリコントローラを用いてメモリ素子
への書き込みを行う場合、データが正しく書き込まれた
かどうかをチェックする手段を具備しているのが普通で
ある。図５は従来システムの構成例を示すブロック図で
ある。図において、１０はメモリコントローラ、２は該
メモリコントローラ１０によりデータが書き込まれるメ
モリ素子である。
への書き込みを行う場合、データが正しく書き込まれた
かどうかをチェックする手段を具備しているのが普通で
ある。図５は従来システムの構成例を示すブロック図で
ある。図において、１０はメモリコントローラ、２は該
メモリコントローラ１０によりデータが書き込まれるメ
モリ素子である。
【０００３】メモリコントローラ１０において、１は入
力データを受けてチェックデータを生成するチェックデ
ータ生成・付加部、３はメモリ素子２から読み出したデ
ータの正常性をチェックし、ＯＫ／ＮＧ信号を出力する
読み出しデータチェック部、４は外部からの読み出し／
書き込み指示信号を受けて、メモリ素子２に対する読み
出し／書き込み指示信号を出力する制御回路である。こ
のように構成されたシステムの動作を説明すれば、以下
のとおりである。なお、メモリ素子２へのアドレス動作
については省略してある。 （データ書き込み時）図６はデータ書き込み時の動作を
示す図である。データバスから入力された書き込みデー
タは、チェックデータ生成・付加部１に入る。該チェッ
クデータ生成・付加部１は、入力されたデータに対して
チェックデータを生成し、そのチェックデータを入力デ
ータに付加する。このチェックデータとしては、例えば
パリティビットが用いられる。つまり、入力データのビ
ットの内、“１”の数が奇数個であった場合には、
“１”の数が偶数個となるようにチェツクビット“１”
が付加される（偶数パリティの場合）。
力データを受けてチェックデータを生成するチェックデ
ータ生成・付加部、３はメモリ素子２から読み出したデ
ータの正常性をチェックし、ＯＫ／ＮＧ信号を出力する
読み出しデータチェック部、４は外部からの読み出し／
書き込み指示信号を受けて、メモリ素子２に対する読み
出し／書き込み指示信号を出力する制御回路である。こ
のように構成されたシステムの動作を説明すれば、以下
のとおりである。なお、メモリ素子２へのアドレス動作
については省略してある。 （データ書き込み時）図６はデータ書き込み時の動作を
示す図である。データバスから入力された書き込みデー
タは、チェックデータ生成・付加部１に入る。該チェッ
クデータ生成・付加部１は、入力されたデータに対して
チェックデータを生成し、そのチェックデータを入力デ
ータに付加する。このチェックデータとしては、例えば
パリティビットが用いられる。つまり、入力データのビ
ットの内、“１”の数が奇数個であった場合には、
“１”の数が偶数個となるようにチェツクビット“１”
が付加される（偶数パリティの場合）。
【０００４】次に、外部からデータ書き込み信号を制御
回路４に与えると、該制御回路４はメモリ素子２に書き
込み指示信号を出力する。この結果、チェックデータ生
成付加部１の出力はメモリ素子２に書き込まれる。この
書き込み動作は、必要なデータの数だけ行われる。上述
の説明より明らかなように、データ書き込み時には、読
み出しデータチェック部３は動作していない。 （データ読み出し時）図７はデータ読み出し時の動作を
示す図である。メモリ素子２には、チェックデータ込み
のデータが書き込まれている。ここで、外部から読み出
し指示信号が制御回路４に入力されると、該制御回路４
はメモリ素子２に読み出し指示信号を与える。この結
果、メモリ素子２からは書き込まれていたデータが読み
出される。読み出されたデータは読み出しデータチェッ
ク部３に入る。
回路４に与えると、該制御回路４はメモリ素子２に書き
込み指示信号を出力する。この結果、チェックデータ生
成付加部１の出力はメモリ素子２に書き込まれる。この
書き込み動作は、必要なデータの数だけ行われる。上述
の説明より明らかなように、データ書き込み時には、読
み出しデータチェック部３は動作していない。 （データ読み出し時）図７はデータ読み出し時の動作を
示す図である。メモリ素子２には、チェックデータ込み
のデータが書き込まれている。ここで、外部から読み出
し指示信号が制御回路４に入力されると、該制御回路４
はメモリ素子２に読み出し指示信号を与える。この結
果、メモリ素子２からは書き込まれていたデータが読み
出される。読み出されたデータは読み出しデータチェッ
ク部３に入る。
【０００５】読み出しデータチェック部３は、メモリ素
子２から読み出されたデータの正常性をチェックする。
例えば偶数パリティで書き込まれているべきデータが奇
数パリティになっていたら、データに異常があることに
なる。この時、読み出しデータチェック部３はデータバ
ス上に読み出したデータを出力すると共に、別途読み出
しデータの異常性を示す読み出しＮＧ信号を出力する。
読み出したデータに異常がなかった場合には、読み出し
ＯＫ信号を出力する。外部装置（図示せず）は、読み出
したデータとその正常性を示す読み出しＯＫ／ＮＧ信号
を受けとることにより、適切に対処することができる。
この場合には、チェックデータ生成・付加部１は動作し
ていない。
子２から読み出されたデータの正常性をチェックする。
例えば偶数パリティで書き込まれているべきデータが奇
数パリティになっていたら、データに異常があることに
なる。この時、読み出しデータチェック部３はデータバ
ス上に読み出したデータを出力すると共に、別途読み出
しデータの異常性を示す読み出しＮＧ信号を出力する。
読み出したデータに異常がなかった場合には、読み出し
ＯＫ信号を出力する。外部装置（図示せず）は、読み出
したデータとその正常性を示す読み出しＯＫ／ＮＧ信号
を受けとることにより、適切に対処することができる。
この場合には、チェックデータ生成・付加部１は動作し
ていない。
【０００６】
【発明が解決しようとする課題】従来のシステムでは、
読み出したデータに異常があることが分かった場合で
も、メモリ素子２に異常があるのか、つまりメモリ素子
２に記憶中に記憶内容が変化したものか、又はメモリ素
子２に書き込みを行う時点で既に異常があるのかの区別
ができないという問題があった。
読み出したデータに異常があることが分かった場合で
も、メモリ素子２に異常があるのか、つまりメモリ素子
２に記憶中に記憶内容が変化したものか、又はメモリ素
子２に書き込みを行う時点で既に異常があるのかの区別
ができないという問題があった。
【０００７】本発明はこのような課題に鑑みてなされた
ものであって、データ読み出し時のエラーの原因がどこ
にあるかを判定することができるデータ書き込みシステ
ムを提供することを目的としている。
ものであって、データ読み出し時のエラーの原因がどこ
にあるかを判定することができるデータ書き込みシステ
ムを提供することを目的としている。
【０００８】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図５と同一のものは、同一の符号を付し
て示す。図に示すシステムは、メモリコントローラ１０
からメモリ素子２へのデータの書き込みと、メモリ素子
２からのデータの読み出しを行うシステムを構成してい
る。前記メモリコントローラ１０は、入力データにチェ
ックビットを付加するチェックデータ生成・付加部１
と、メモリ素子２から読み出したデータのチェックを行
う読み出しデータチェック部３と、前記メモリ素子２の
書き込み／読み出し制御を行う制御回路５とで構成され
ている。制御回路５の構成は、図５の従来システムと異
なっており、データ書き込み時に読み出しデータチェッ
ク部３に入力されているチェックデータ生成・付加部１
の出力データをその内部に取り込むべく該読み出しデー
タチェック部３を起動する。
ック図である。図５と同一のものは、同一の符号を付し
て示す。図に示すシステムは、メモリコントローラ１０
からメモリ素子２へのデータの書き込みと、メモリ素子
２からのデータの読み出しを行うシステムを構成してい
る。前記メモリコントローラ１０は、入力データにチェ
ックビットを付加するチェックデータ生成・付加部１
と、メモリ素子２から読み出したデータのチェックを行
う読み出しデータチェック部３と、前記メモリ素子２の
書き込み／読み出し制御を行う制御回路５とで構成され
ている。制御回路５の構成は、図５の従来システムと異
なっており、データ書き込み時に読み出しデータチェッ
ク部３に入力されているチェックデータ生成・付加部１
の出力データをその内部に取り込むべく該読み出しデー
タチェック部３を起動する。
【０００９】
【作用】メモリ素子２へのデータ書き込み時に、読み出
しデータチェック部３によるデータチェックも同時に行
うようにした。従って、この時読み出しデータチェック
部３が異常を認識すると、メモリ素子２への入力回路で
異常があることが分かる。メモリ書き込み時には異常は
なく、メモリ読み出し時に異常があれば、メモリ素子２
そのものに異常があることになる。このようにして、本
発明によればデータ読み出し時のエラーの原因がどこに
あるかを判定することができるデータ書き込みシステム
を提供することができる。
しデータチェック部３によるデータチェックも同時に行
うようにした。従って、この時読み出しデータチェック
部３が異常を認識すると、メモリ素子２への入力回路で
異常があることが分かる。メモリ書き込み時には異常は
なく、メモリ読み出し時に異常があれば、メモリ素子２
そのものに異常があることになる。このようにして、本
発明によればデータ読み出し時のエラーの原因がどこに
あるかを判定することができるデータ書き込みシステム
を提供することができる。
【００１０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１を用いて本発明の動作を詳細に説明す
る。 （データ書き込み時）データバスからの書き込みデータ
はメモリコントローラ１０に入力され、チェックデータ
生成・付加部１に入る。同時に、書き込み指示信号がメ
モリコントローラ１０に入力され、制御回路５に入る。
制御回路５は、書き込み指示信号を受けると、メモリ素
子２へのデータ書き込み時に、読み出しデータチェック
部３に入力されているチェックデータ生成・付加部１の
出力データをチェックすべく読み出しデータチェック部
３を起動する。
に説明する。図１を用いて本発明の動作を詳細に説明す
る。 （データ書き込み時）データバスからの書き込みデータ
はメモリコントローラ１０に入力され、チェックデータ
生成・付加部１に入る。同時に、書き込み指示信号がメ
モリコントローラ１０に入力され、制御回路５に入る。
制御回路５は、書き込み指示信号を受けると、メモリ素
子２へのデータ書き込み時に、読み出しデータチェック
部３に入力されているチェックデータ生成・付加部１の
出力データをチェックすべく読み出しデータチェック部
３を起動する。
【００１１】この結果、メモリ素子２の入力部で折り返
されたデータは、制御回路５の制御によりメモリ素子２
に書き込まれると同時に読み出しデータチェック部３に
入る。該読み出しデータチェック部３は入力された書き
込み時のデータの正常性をチェックする。この時点でデ
ータにエラーが発生すれば、既にデータ書き込み時の時
点でエラーがあることになる。このエラーは読み出しデ
ータチェック部３から書き込みＮＧ信号として出力され
る。なお、読み出しデータチェック部３でのチェック結
果が正常であった時には、読み出しデータチェック部３
からは書き込みＯＫ信号として出力される。 （データ読み出し時）外部から読み出し指示信号が制御
回路５に入力されると、該制御回路５はメモリ素子２に
読み出し指示信号を与える。この結果、メモリ素子２か
らは書き込まれていたデータが読み出される。読み出さ
れたデータは読み出しデータチェック部３に入る。
されたデータは、制御回路５の制御によりメモリ素子２
に書き込まれると同時に読み出しデータチェック部３に
入る。該読み出しデータチェック部３は入力された書き
込み時のデータの正常性をチェックする。この時点でデ
ータにエラーが発生すれば、既にデータ書き込み時の時
点でエラーがあることになる。このエラーは読み出しデ
ータチェック部３から書き込みＮＧ信号として出力され
る。なお、読み出しデータチェック部３でのチェック結
果が正常であった時には、読み出しデータチェック部３
からは書き込みＯＫ信号として出力される。 （データ読み出し時）外部から読み出し指示信号が制御
回路５に入力されると、該制御回路５はメモリ素子２に
読み出し指示信号を与える。この結果、メモリ素子２か
らは書き込まれていたデータが読み出される。読み出さ
れたデータは読み出しデータチェック部３に入る。
【００１２】読み出しデータチェック部３は、メモリ素
子２から読み出されたデータの正常性をチェックする。
例えば偶数パリティで書き込まれているべきデータが奇
数パリティになっていたら、データに異常があることに
なる。この時、読み出しデータチェック部３はデータバ
ス上に読み出したデータを出力すると共に、別途読み出
しデータの異常性を示す読み出しＮＧ信号を出力する。
読み出したデータに異常がなかった場合には、読み出し
ＯＫ信号を出力する。
子２から読み出されたデータの正常性をチェックする。
例えば偶数パリティで書き込まれているべきデータが奇
数パリティになっていたら、データに異常があることに
なる。この時、読み出しデータチェック部３はデータバ
ス上に読み出したデータを出力すると共に、別途読み出
しデータの異常性を示す読み出しＮＧ信号を出力する。
読み出したデータに異常がなかった場合には、読み出し
ＯＫ信号を出力する。
【００１３】外部装置（図示せず）は、読み出したデー
タとその正常性を示す読み出しＯＫ／ＮＧ信号を受けと
ることにより、適切に対処することができる。例えば、
読み出しデータチェック部３から読み出しＮＧ信号が出
力された場合、同一データについて書き込みＮＧ信号を
受けとっているかどうかチェックする。書き込みＮＧ信
号を受けとっていれば、既にデータ書き込み時に異常が
あることになるから、この時にはメモリ素子２の異常で
はないことになる。
タとその正常性を示す読み出しＯＫ／ＮＧ信号を受けと
ることにより、適切に対処することができる。例えば、
読み出しデータチェック部３から読み出しＮＧ信号が出
力された場合、同一データについて書き込みＮＧ信号を
受けとっているかどうかチェックする。書き込みＮＧ信
号を受けとっていれば、既にデータ書き込み時に異常が
あることになるから、この時にはメモリ素子２の異常で
はないことになる。
【００１４】一方、読み出しデータチェック部３から読
み出しＮＧ信号が出力された場合において、同一データ
についての書き込みＯＫ信号を受けとっている場合には
メモリ素子２からのデータ読み出し時に異常があったこ
とが分かり、メモリ素子２に異常があったことになる。
このように、本発明によれば読み出しデータ異常時に、
その異常の原因がメモリ素子２側にあるのか、メモリ素
子２までの入力回路側にあるのかが分かる。
み出しＮＧ信号が出力された場合において、同一データ
についての書き込みＯＫ信号を受けとっている場合には
メモリ素子２からのデータ読み出し時に異常があったこ
とが分かり、メモリ素子２に異常があったことになる。
このように、本発明によれば読み出しデータ異常時に、
その異常の原因がメモリ素子２側にあるのか、メモリ素
子２までの入力回路側にあるのかが分かる。
【００１５】図２はメモリコントーラ１０のメモリ素子
側データ出力端子の回路構成例を示す図である。図にお
いて、Ｇ１はチェックデータ生成・付加部１からのデー
タ出力信号を受ける３ステートゲートである。この３ス
テートゲートＧ１は、メモリコントローラ１０側からの
データ出力許可信号により制御される。そして、その出
力はメモリ素子２のデータ端子に与えられる。Ｇ２は３
ステートゲートＧ１の出力信号を受けるバッファゲート
である。その出力は読み出しデータチェック部３のデー
タ入力信号になる。このように構成された回路の動作を
説明すれば、以下のとおりである。 （データ書き込み時）この時には、３ステートゲートＧ
１にはチェックデータ生成・付加部１からのデータ出力
信号が与えられている。そして、メモリコントローラ１
０側からのデータ出力許可信号は、３ステートゲートＧ
１をアクチブにする。この結果、チェックデータ生成・
付加部１から出力されるデータ出力信号は３ステートゲ
ートＧ１を通過してメモリ素子２のデータ端子に与えら
れる。同時にバッファゲートＧ２にも与えられ、該バッ
ファゲートＧ２の出力は読み出しデータチェック部３に
入る。 （データ読み出し時）この時には、３ステートゲートＧ
１にはメモリコントローラ１０側からのデータ出力許可
信号がノンアクチブになっている。この結果、３ステー
トゲートＧ１の出力はハイインピーダンスになる。つま
り、メモリ素子２のデータ端子とは切り離される。
側データ出力端子の回路構成例を示す図である。図にお
いて、Ｇ１はチェックデータ生成・付加部１からのデー
タ出力信号を受ける３ステートゲートである。この３ス
テートゲートＧ１は、メモリコントローラ１０側からの
データ出力許可信号により制御される。そして、その出
力はメモリ素子２のデータ端子に与えられる。Ｇ２は３
ステートゲートＧ１の出力信号を受けるバッファゲート
である。その出力は読み出しデータチェック部３のデー
タ入力信号になる。このように構成された回路の動作を
説明すれば、以下のとおりである。 （データ書き込み時）この時には、３ステートゲートＧ
１にはチェックデータ生成・付加部１からのデータ出力
信号が与えられている。そして、メモリコントローラ１
０側からのデータ出力許可信号は、３ステートゲートＧ
１をアクチブにする。この結果、チェックデータ生成・
付加部１から出力されるデータ出力信号は３ステートゲ
ートＧ１を通過してメモリ素子２のデータ端子に与えら
れる。同時にバッファゲートＧ２にも与えられ、該バッ
ファゲートＧ２の出力は読み出しデータチェック部３に
入る。 （データ読み出し時）この時には、３ステートゲートＧ
１にはメモリコントローラ１０側からのデータ出力許可
信号がノンアクチブになっている。この結果、３ステー
トゲートＧ１の出力はハイインピーダンスになる。つま
り、メモリ素子２のデータ端子とは切り離される。
【００１６】この時、データ端子にはメモリ素子２から
読み出されたデータが出力されている。この出力データ
は、バッファゲートＧ２を介して読み出しデータチェッ
ク部３に入力される。
読み出されたデータが出力されている。この出力データ
は、バッファゲートＧ２を介して読み出しデータチェッ
ク部３に入力される。
【００１７】図３は誤り検出の例を示す図である。図
１，図２と同一のものは、同一の符号を付して示す。図
では、メモリ素子２のデータ線が地絡を起こした場合を
示している。この時には、チェックデータ生成・付加部
１の出力がＨ／Ｌの如何に拘らず、データ線上のレベル
はＬになる。当然に読み出しデータチェック部３に入る
データもＬになる。
１，図２と同一のものは、同一の符号を付して示す。図
では、メモリ素子２のデータ線が地絡を起こした場合を
示している。この時には、チェックデータ生成・付加部
１の出力がＨ／Ｌの如何に拘らず、データ線上のレベル
はＬになる。当然に読み出しデータチェック部３に入る
データもＬになる。
【００１８】図４はデータの具体的例を示す図である。
今、生データが（ａ）に示すように７ビットでそのテー
タ値が“１１０１１０１”であったものとする。チェッ
クデータ生成・付加部１が偶数パリティを用いている場
合について説明する。生データに付加されるチェックビ
ットは（ｂ）に示すように“１”になる。
今、生データが（ａ）に示すように７ビットでそのテー
タ値が“１１０１１０１”であったものとする。チェッ
クデータ生成・付加部１が偶数パリティを用いている場
合について説明する。生データに付加されるチェックビ
ットは（ｂ）に示すように“１”になる。
【００１９】今、メモリ素子２のデータ線の内、Ｄ２線
のみが地絡しているものとすると、Ｄ２のみが“１”か
ら“０”に変化し、書き込みデータは（ｃ−１）に示す
ように“１１０１００１１”となる。読み出しデータチ
ェック部３は、このデータをチェックし、パリティが奇
数パリティに変化していることを認識する。この結果、
データ書き込み時に既にデータ異常があることが分か
る。
のみが地絡しているものとすると、Ｄ２のみが“１”か
ら“０”に変化し、書き込みデータは（ｃ−１）に示す
ように“１１０１００１１”となる。読み出しデータチ
ェック部３は、このデータをチェックし、パリティが奇
数パリティに変化していることを認識する。この結果、
データ書き込み時に既にデータ異常があることが分か
る。
【００２０】なお、メモリ素子２のデータ線の全てのビ
ットが地絡している時には、書き込みデータは（ｃ−
２）に示すようなものとなり、読み出しデータチェック
部３はデータ０と認識する。
ットが地絡している時には、書き込みデータは（ｃ−
２）に示すようなものとなり、読み出しデータチェック
部３はデータ０と認識する。
【００２１】このようにしてメモリ素子２に書き込まれ
たデータを読み出す場合、読み出しデータチェック部３
は、既にデータ書き込み時の異常については認識してい
るので、新たにデータ異常が発生したデータのみ、メモ
リ素子２に異常があると判定することができる。
たデータを読み出す場合、読み出しデータチェック部３
は、既にデータ書き込み時の異常については認識してい
るので、新たにデータ異常が発生したデータのみ、メモ
リ素子２に異常があると判定することができる。
【００２２】上述の実施例では、チェックデータとして
パリティビットを付加する場合について説明したが、本
発明はこれに限るものではない。例えばＣＲＣビットを
用いることができる。この場合には、誤りビットが１ビ
ットの場合、データエラーと共に、エラー訂正まで読み
出しデータチェック部３で行うことができる。
パリティビットを付加する場合について説明したが、本
発明はこれに限るものではない。例えばＣＲＣビットを
用いることができる。この場合には、誤りビットが１ビ
ットの場合、データエラーと共に、エラー訂正まで読み
出しデータチェック部３で行うことができる。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よればデータ読み出し時のエラーの原因がどこにあるか
を判定することができるデータ書き込みシステムを提供
することができる。
よればデータ読み出し時のエラーの原因がどこにあるか
を判定することができるデータ書き込みシステムを提供
することができる。
【図１】本発明の原理ブロック図である。
【図２】メモリコントローラのメモリ素子側データ出力
端子の回路構成例を示す図である。
端子の回路構成例を示す図である。
【図３】誤り検出の例を示す図である。
【図４】データの具体的例を示す図である。
【図５】従来システムの構成例を示すブロック図であ
る。
る。
【図６】データ書き込み時の動作を示す図である。
【図７】データ読み出し時の動作を示す図である。
１ チェックデータ生成・付加部 ２ メモリ素子 ３ 読み出しデータチェック部 ５ 制御回路 １０ メモリコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 結城 恵子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 メモリコントローラ（１０）からメモリ
素子（２）へのデータの書き込みと、メモリ素子（２）
からのデータの読み出しを行うシステムにおいて、 前記メモリコントローラ（１０）は、 入力データにチェックビットを付加するチェックデータ
生成・付加部（１）と、 メモリ素子（２）から読み出したデータのチェックを行
う読み出しデータチェック部（３）と、 前記メモリ素子（２）の書き込み／読み出し制御を行う
制御回路（５）とで構成され、 メモリ素子（２）へのデータ書き込み時に、読み出しデ
ータチェック部（３）によるデータチェックも同時に行
うようにしたことを特徴とするデータ書き込みシステ
ム。 - 【請求項２】 メモリ素子（２）へのデータ書き込み時
に、読み出しデータチェック部（３）によるデータチェ
ックも同時に行うことにより、エラー発生時の原因がメ
モリ素子（２）にあるかその他の回路にあるかをチェッ
クできるようにしたことを特徴とする請求項１記載のデ
ータ書き込みシステム。 - 【請求項３】 前記チェックデータ生成・付加部（１）
は、入力データに対してパリティビットを付加するよう
にしたことを特徴とする請求項１記載のデータ書き込み
システム。 - 【請求項４】 前記チェックデータ生成・付加部（１）
は、入力データに対してＣＲＣビットを付加するように
し、読み出しデータチェック部は、データが異常の時、
異常データの修正まで行うようにしたことを特徴とする
請求項１記載のデータ書き込みシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239509A JPH0689235A (ja) | 1992-09-08 | 1992-09-08 | データ書き込みシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239509A JPH0689235A (ja) | 1992-09-08 | 1992-09-08 | データ書き込みシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689235A true JPH0689235A (ja) | 1994-03-29 |
Family
ID=17045853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239509A Withdrawn JPH0689235A (ja) | 1992-09-08 | 1992-09-08 | データ書き込みシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689235A (ja) |
-
1992
- 1992-09-08 JP JP4239509A patent/JPH0689235A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |