JPH0689573A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明はＤＲＡＭのスタンバイ動作時の消費電
力を低減することを目的とする。 【構成】外部電源Ｖccを内部電源レギュレータ１３で降
圧した内部電源Ｖint がメモリセル４に供給され、メモ
リセル４を構成するセルトランジスタのバックゲートに
はバックバイアスＶw が供給され、セルトランジスタは
ＰチャネルＭＯＳトランジスタ２１とキャパシタ２３と
で構成され、ＰチャネルＭＯＳトランジスタ２１には内
部電源Ｖint より高い電位のバックバイアスＶw が供給
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はダイナミックＲＡＭ
（以下、ＤＲＡＭとする）に関するものである。

【０００２】ラップトップパソコン等の携帯用電子機器
では電源としてバッテリーを使用可能としている。従っ
て、このような携帯用電子機器に使用されるＤＲＡＭは
その消費電力を低減することが要請されている。

【０００３】

【従来の技術】図１０は従来のＤＲＡＭの構成を示す。
すなわち、アドレス信号Ａ0 〜Ａ9 はアドレスバッファ
１を介してコラムデコーダ２及びロウデコーダ３に入力
され、コラムデコーダ２及びロウデコーダ３の出力信号
に基づいてメモリセル４内の記憶セルが選択される。

【０００４】なお、メモリセル４を構成するセルトラン
ジスタはＮチャネルＭＯＳトランジスタで構成されてい
る。書き込み動作時には例えば制御信号ＲＡＳバー、Ｃ
ＡＳバーがともにＬレベルとなる。その制御信号ＲＡＳ
バー、ＣＡＳバーに基づいてクロックジェネレータ５，
６を介してライトクロックジェネレータ７に出力される
信号と、書き込み制御信号ＷＥバーとに基づいて、同ラ
イトクロックジェネレータ７はデータ入力バッファ８を
動作させる。

【０００５】前記データ入力バッファ８は書き込みデー
タＤinをセンスアンプ及びＩ／Ｏゲート９に出力し、セ
ンスアンプ及びＩ／Ｏゲート９を介して選択された記憶
セルに書き込みデータＤinが書き込まれる。

【０００６】また、例えば制御信号ＣＡＳバーがＨレベ
ルとなる読出し動作時には、書き込み制御信号ＷＥバー
に基づいてライトクロックジェネレータ７及びデータ入
力バッファ８は不活性化される。

【０００７】そして、選択された記憶セルから読み出さ
れたセル情報は、センスアンプ及びＩ／Ｏゲート９及び
データ出力バッファ１０を介して出力信号Ｄout として
出力される。

【０００８】また、書き込み動作あるいは読出し動作を
待つスタンバイ状態では、制御信号ＲＡＳバーに基づく
クロックジェネレータ５の出力信号及び制御信号ＣＡＳ
バーに基づいてモードコントロール１１が動作する。

【０００９】モードコントロール１１の動作によりリフ
レッシュアドレスカウンタ１２が動作してアドレスバッ
ファ１内のプリデコーダにリフレッシュ動作のためのア
ドレス信号が出力される。

【００１０】そして、アドレスバッファ１から前記コラ
ムデコーダ２及びロウデコーダ３に出力されるリフレッ
シュアドレス信号と、クロックジェネレータ６から出力
されるクロック信号とに基づいて、メモリセル４内の記
憶セルに格納されているセル情報が順時リフレッシュさ
れる。

【００１１】前記クロックジェネレータ５から出力され
るクロック信号は内部電源レギュレータ１３にも出力さ
れる。内部電源レギュレータ１３はメモリセル４及び前
記周辺回路を構成する素子の長寿命化と動作の安定化を
図るために設けられ、外部から供給される電源Ｖccを降
圧するとともに定電圧化して内部電源Ｖint を生成し
て、前記各回路に供給する。

【００１２】基板バイアスジェネレータ１４は、メモリ
セル４を構成するセルトランジスタにバックバイアスを
供給するものである。その基板バイアスジェネレータ１
４は奇数段のインバータ回路を環状に接続して所定の周
波数を発振するリングオシレータと、そのリングオシレ
ータの発振周波数に基づいて所定のバイアス電圧を出力
するポンピング回路とから構成される。

【００１３】このような基板バイアスジェネレータ１４
の出力電圧は前記メモリセル４の低電位側電源Ｖssとし
て０Ｖが供給されていれば、前記バックバイアスとして
０Ｖ以下の電位が各セルトランジスタのバックゲートに
供給される。

【００１４】そして、最適なバイアス電圧を供給するこ
とにより、各セルトランジスタの拡散層容量の増大及び
これにともなうビット線容量の増大を防止することがで
きる。

【００１５】また、バイアス電圧が高すぎる場合には、
セルトランジスタの電荷蓄積ノード側の拡散層におい
て、イオン注入時に発生する格子欠陥が存在する領域ま
で空乏層領域が拡大されることにより、ジャンクション
リーク電流が増大してリフレッシュ動作の周期を短くし
なければならない。

【００１６】しかし、上記のように基板バイアスジェネ
レータ１４から最適なバイアス電圧を供給することによ
り、上記不具合の発生が防止される。

【００１７】

【発明が解決しようとする課題】上記のようなＤＲＡＭ
のスタンバイ動作時の消費電力は、前記基板バイアスジ
ェネレータ１４でリングオシレータが消費する電力、ビ
ット線電位等をリセットするための中間電位を生成する
リセット電位発生回路で消費する電力、前記ジャンクシ
ョンリーク電流による消費電力等である。

【００１８】この中で前記リングオシレータの消費電力
が全体の５割以上を占める、従って、従来のＤＲＡＭで
は、リングオシレータの発振周波数を低くして、スタン
バイ動作時の消費電力を低減するようにしている。

【００１９】ところが、リングオシレータの発振周波数
を低くするほど基板バイアスジェネレータ１４から出力
されるバイアス電圧と電源Ｖssとの差が小さくなってし
まうため、必要なバイアス電圧を確保しながらリングオ
シレータの発振周波数を低く抑えることは容易ではな
い。

【００２０】従って、スタンバイ動作時の消費電力を充
分に低減することができないという問題点がある。この
発明の目的は、ＤＲＡＭのスタンバイ動作時の消費電力
を低減することにある。

【００２１】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、外部電源Ｖccを内部電源レギュレ
ータ１３で降圧した内部電源Ｖint がメモリセル４に供
給され、前記メモリセル４を構成するセルトランジスタ
バックバイアスＶw が供給され、前記セルトランジスタ
はＰチャネルＭＯＳトランジスタ２１とキャパシタ２３
とで構成され、前記ＰチャネルＭＯＳトランジスタ２１
のバックゲートには前記内部電源Ｖintより高い電位の
バックバイアスＶw が供給される。

【００２２】また、図２に示すように前記バックバイア
スＶw として、外部電源Ｖccが供給される。また、図７
に示すように前記バックバイアスＶw として、ウェル電
位発生回路１５により内部電源Ｖint よりＰチャネルＭ
ＯＳトランジスタＴr9のしきい値分だけ高い電位が供給
される。

【００２３】

【作用】セルトランジスタがＰチャネルＭＯＳトランジ
スタ２１で構成されるので、同トランジスタ２１に供給
するバックバイアスは内部電源Ｖint より高い電位であ
ればよい。

【００２４】従って、バックバイアス電位はリングオシ
レータを必要とすることなく、外部電源Ｖccに基づいて
容易に生成可能となる。

【００２５】

【実施例】図９はこの発明を具体化した第一及び第二の
実施例を示すＤＲＡＭのブロック図である。なお、前記
従来例と同一構成部分は同一符号を付して説明する。

【００２６】図９に示すＤＲＡＭのメモリセル４を構成
するセルトランジスタはＰチャネルＭＯＳトランジスタ
２１で構成される。そして、第一の実施例ではメモリセ
ル４を構成するセルトランジスタに電源Ｖccがバックバ
イアスとして供給され、第二の実施例では外部から供給
される電源Ｖcc及び電源Ｖssと、前記内部電源Ｖintと
に基づいてウェル電位発生回路１５で生成されるウェル
電位Ｖw がバックバイアスとして供給される。

【００２７】すなわち、第一の実施例では図２に示すよ
うに外部から供給される電源Ｖccが内部電源レギュレー
タ１３に供給され、同内部電源レギュレータ１３で生成
された内部電源Ｖint が、メモリセル４の周辺回路１６
に供給される。

【００２８】そして、メモリセル４は周辺回路１６に基
づいて駆動されて、そのビット線の最大振幅は内部電源
Ｖint と電源Ｖssとの電位差となる。前記内部電源レギ
ュレータ１３の回路構成の一例を図４に従って説明する
と、ＮチャネルＭＯＳトランジスタＴr1のドレインは抵
抗Ｒ１を介して電源Ｖccに接続され、同トランジスタＴ
r1のゲートはドレインに接続されている。

【００２９】前記トランジスタＴr1のソースはＮチャネ
ルＭＯＳトランジスタＴr2のドレインに接続され、同ト
ランジスタＴr2のゲートはそのドレインに接続され、ソ
ースは電源Ｖssに接続されている。

【００３０】従って、前記トランジスタＴr1，Ｔr2及び
抵抗Ｒ１により基準電圧発生回路が構成される。そし
て、前記トランジスタＴr1，Ｔr2は常時オンされ、同ト
ランジスタＴr1のドレインから出力される基準電圧Ｖre
f は、図５に示すように電源Ｖccが両トランジスタＴr
1，Ｔr2のしきい値の和を越えれば、同しきい値の和に
基づく定電圧となる。

【００３１】前記トランジスタＴr1のドレインはＮチャ
ネルＭＯＳトランジスタＴr3のゲートに接続され、同ト
ランジスタＴr3のソースはＮチャネルＭＯＳトランジス
タＴr4のドレインに接続されている。前記トランジスタ
Ｔr4のソースは電源Ｖssに接続されている。

【００３２】前記トランジスタＴr3のドレインはＰチャ
ネルＭＯＳトランジスタＴr5のドレインに接続され、同
トランジスタＴr5のソースは電源Ｖccに接続されてい
る。前記トランジスタＴr5のゲートはＰチャネルＭＯＳ
トランジスタＴr6のゲート及び前記トランジスタＴr4の
ゲートに接続され、同トランジスタＴr6のソースは電源
Ｖccに接続されている。

【００３３】前記トランジスタＴr6のドレインはＮチャ
ネルＭＯＳトランジスタＴr7のドレインに接続され、同
トランジスタＴr7のソースは前記トランジスタＴr4のド
レインに接続されている。

【００３４】前記トランジスタＴr5のドレインはＰチャ
ネルＭＯＳトランジスタＴr8のゲートに接続され、同ト
ランジスタＴr8のソースは電源Ｖccに接続されている。
前記トランジスタＴr8のドレインは抵抗Ｒ２，Ｒ３を介
して電源Ｖssに接続され、同ドレインから前記内部電源
Ｖint が出力される。

【００３５】また、抵抗Ｒ２，Ｒ３間が前記トランジス
タＴr7のゲートに接続され、トランジスタＴr3〜Ｔr7で
カレントミラー回路が構成されている。従って、上記内
部電源レギュレータ１３のカレントミラー回路は基準電
圧Ｖref で駆動されるとともに出力電圧である前記内部
電源Ｖint に基づく電圧が同カレントミラー回路に負帰
還信号として入力され、内部電源Ｖint が基準電圧Ｖre
f よりさらに安定化される。

【００３６】すなわち、前記Ｖref がトランジスタＴr3
に入力されると、同トランジスタＴr3がオンされてトラ
ンジスタＴr8がオンされる。すると、トランジスタＴr7
がオンされてトランジスタＴr5，Ｔr6がオンされ、トラ
ンジスタＴr4がオンされて、この状態で安定する。

【００３７】そして、基準電圧Ｖref の変動に基づいて
内部電源Ｖint が変動しようとすると、トランジスタＴ
r7のゲートに入力される負帰還信号により、その内部電
源Ｖint の変動を抑制するように動作する。

【００３８】従って、この内部電源レギュレータ１３は
図５に示す定電圧の基準電圧Ｖrefに基づいて、図３に
示すように同基準電圧Ｖref を昇圧してさらに定電圧化
した内部電源Ｖint を出力する。

【００３９】図６は前記メモリセル４のセルトランジス
タを構成するＰチャネルＭＯＳトランジスタの構成を示
す。すなわち、Ｐ型基板１７にはＮ型ウェル１８が形成
され、そのＮ型ウェル１８にはＰ型拡散領域１９が多数
形成される。前記各Ｐ型拡散領域１９間にはゲート電極
を構成するワード線２０が形成され、そのワード線２０
とその両側のＰ型拡散領域１９でＰチャネルＭＯＳトラ
ンジスタ２１が構成される。

【００４０】前記ＰチャネルＭＯＳトランジスタ２１を
構成するＰ型拡散領域１９の一方にはビット線２２が接
続され、他方にはセル容量２３が接続されている。従っ
て、前記ＰチャネルＭＯＳトランジスタ２１とセル容量
２３とで一つの記憶セルが構成され、一つのＮ型ウェル
１８に多数の記憶セルが構成されて一つのセルブロック
が構成され、前記メモリセル４は複数のセルブロックで
構成されている。

【００４１】前記多数のＰチャネルＭＯＳトランジスタ
２１が形成されるＮ型ウェル１８の端部にはＮ型拡散領
域２４が形成され、そのＮ型拡散領域２４にはアルミ配
線２５を介して前記電源Ｖccが供給されている。

【００４２】従って、各セルブロックを構成するＮ型ウ
ェル１８には前記ＰチャネルＭＯＳトランジスタ２１の
バックバイアスとして電源Ｖccがそれぞれ供給されて、
セルトランジスタを構成する各ＰチャネルＭＯＳトラン
ジスタ２１の拡散層容量の増大及びこれにともなうビッ
ト線容量の増大が防止されている。

【００４３】さて、上記のように構成されたＤＲＡＭで
は、記憶セルを構成するセルトランジスタがＰチャネル
ＭＯＳトランジスタ２１で構成され、そのＰチャネルＭ
ＯＳトランジスタ２１にバックバイアスとして電源Ｖcc
を供給している。

【００４４】この結果、セルトランジスタに供給するバ
ックバイアス電圧を生成するための基板バイアスジェネ
レータは必要なくなる。従って、前記従来例では基板バ
イアスジェネレータ１４を構成するために必要であった
リングオシレータを、本実施例では省略することができ
るため、このＤＲＡＭのスタンバイ動作時の消費電力を
低減することができる。

【００４５】なお、この実施例ではＰチャネルＭＯＳト
ランジスタをセルトランジスタとして利用しているた
め、セル選択状態時にはワード線をＬレベル（０Ｖ）と
し、それ以外の非選択時はワード線を内部電源Ｖint と
する。

【００４６】また、選択ワード線をＬレベル（０Ｖ以
下）としてもよい。この場合は、図９に示すように負電
圧生成回路２４が必要となり、従来の基板バイアスジェ
ネレータとほぼ同等の回路が必要となるが、ワード線選
択は制御信号ＲＡＳバーの入力期間のみであるから、負
電圧生成回路も制御信号ＲＡＳバーの入力期間のみ動作
させればよい。

【００４７】よって、従来のようにスタンバイ時にも基
板バイアスジェネレータを動かす必要がないため、消費
電力は低減される。また、図９に示すように第二の実施
例では、外部から供給される電源Ｖcc及び電源Ｖssと、
前記内部電源Ｖint とに基づいてウェル電位発生回路１
５で生成されるウェル電位Ｖw がメモリセル４にバック
バイアスとして供給される。

【００４８】そのウェル電位発生回路１５は、図７に示
すようにＰチャネルＭＯＳトランジスタＴr9のソースに
抵抗Ｒ４を介して電源Ｖccが供給されている。前記トラ
ンジスタＴr9のゲートには前記内部電源レギュレータ１
３から内部電源Ｖint が入力され、ドレインは電源Ｖss
に接続されている。そして、前記トランジスタＴr9のソ
ース電位が前記メモリセル４にウェル電位Ｖw として供
給され、同トランジスタＴr9のバックゲートにもそのウ
ェル電位Ｖw が供給される。

【００４９】上記のように構成されたウェル電位発生回
路１５は、内部電源Ｖint より高いレベルのウェル電位
Ｖw をメモリセル４に出力する。すなわち、図８に示す
ように内部電源レギュレータ１３から一定の内部電源Ｖ
int が出力されると、ウェル電位発生回路１５からメモ
リセル４に出力されるウェル電位Ｖw は内部電源Ｖint
よりトランジスタＴr9のしきい値Ｖthp 分だけ高い電位
に維持される。

【００５０】従って、メモリセル４に供給される内部電
源Ｖint より高いレベルのウェル電位Ｖw が供給されて
前記第一の実施例と同様な作用効果を得ることができ
る。

【００５１】

【発明の効果】以上詳述したように、この発明はＤＲＡ
Ｍのスタンバイ動作時の消費電力を低減することができ
る優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第一の実施例を示すブロック図であ
る。

【図３】内部電源レギュレータの入出力特性図である。

【図４】内部電源レギュレータの一例を示す回路図であ
る。

【図５】基準電圧発生回路の入出力特性図である。

【図６】本発明の実施例の記憶セルを示す断面図であ
る。

【図７】本発明の第二の実施例を示すブロック図であ
る。

【図８】第二の実施例のウェル電位発生回路の入出力特
性図である。

【図９】本発明のＤＲＡＭを示すブロック図である。

【図１０】従来例のＤＲＡＭを示すブロック図である。

【符号の説明】

４ メモリセル １３ 内部電源レギュレータ ２１ ＰチャネルＭＯＳトランジスタ ２３ キャパシタ Ｖcc 外部電源 Ｖint 内部電源 Ｖw バックバイアス Ｃ 制御信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部電源（Ｖcc）を内部電源レギュレー
   タ（１３）で降圧した内部電源（Ｖint ）をメモリセル
   （４）に供給し、前記メモリセル（４）を構成するセル
   トランジスタにはバックバイアス（Ｖw ）を供給するダ
   イナミックＲＡＭであって、 前記セルトランジスタはＰチャネルＭＯＳトランジスタ
   （２１）とキャパシタ（２３）とで構成され、前記Ｐチ
   ャネルＭＯＳトランジスタ（２１）のバックゲートには
   前記内部電源（Ｖint ）より高い電位のバックバイアス
   （Ｖw ）が供給されることを特徴とする半導体記憶装
   置。
2. 【請求項２】 前記バックバイアス（Ｖw ）として、外
   部電源（Ｖcc）を供給したことを特徴とする請求項１記
   載の半導体記憶装置。
3. 【請求項３】 前記バックバイアス（Ｖw ）として、ウ
   ェル電位発生回路（１５）により内部電源（Ｖint ）よ
   りＰチャネルＭＯＳトランジスタ（Ｔr9）のしきい値分
   だけ高い電位を供給したことを特徴とする請求項１記載
   の半導体記憶装置。