JPH0690144A - レジスタ - Google Patents

Abstract

(57)【要約】 【目的】 入力信号が何度変化しても一度目の入力信号
に同期をとりラッチしたままにする。 【構成】 セット用ＡＮＤゲート１と、リセット用ＡＮ
Ｄゲート２と、ＯＲゲート３とで帰還部構成する。これ
により、セット用信号Ａが変化し、リセット用ＡＮＤゲ
ート２の働きで出力をリセット信号が入力するまで維持
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は基本クロックと同期をと
るレジスタに関する。

【０００２】

【従来の技術】従来のこの種のレジスタは、基本クロッ
クの立ち上がりで入力信号のラッチを行い、出力してい
る。

【０００３】

【発明が解決しようとする課題】この従来のレジスタで
は、単に入力信号のラッチを行っているだけであるた
め、入力信号が変化する毎に出力信号が変化してしま
い、一度の入力信号の変化をラッチしたままにすること
が出来ないという問題点があった。

【０００４】

【課題を解決するための手段】本発明のレジスタは、出
力信号をハイレベルに固定する為のセット用ＡＮＤゲー
トと、前記出力信号をローレベルに固定する為のリセッ
ト用ＡＮＤゲートの各出力をＯＲゲートに入力し、該Ｏ
Ｒゲートの出力を入力することを特徴とする。

【０００５】

【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。

【０００６】入力信号は、レジスタセット用信号Ａと、
レジスタリセット用信号Ｂと、基本クロックＣの３つか
ら成る。出力信号Ｄは、基本クロックの立ち上がりで入
力信号をラッチした結果を表す。

【０００７】レジスタセット用信号Ａは、出力信号Ｄと
逆論理となる信号とレジスタセット用ＡＮＤゲート１に
よりＡＮＤされる。また、レジスタリセット用信号Ｂは
出力信号Ｄとレジスタリセット用ＡＮＤゲート２により
ＡＮＤされる。セット用ＡＮＤゲート１の出力は、リセ
ット用ＡＮＤゲート２の出力とＯＲゲート３で論理和が
とられ、これがレジスタ４の入力信号となる。

【０００８】図２は、図１に示した各部における信号波
形図である。

【０００９】レジスタセット用信号Ａは、基本クロック
Ｃと非同期であり時点ａの直前でハイレベルに変化する
と、基本クロックＣのの立ち上がりでラッチされ、出力
信号Ｄもハイレベルとなる。次の基本クロックＣが入力
される時点Ｂにおいては、レジスタセット用信号Ａはロ
ーレベルに変化しているが、レジスタリセット用ＡＮＤ
ゲートＤの働きにより出力信号Ｄはハイレベルを維持す
る。

【００１０】その後、時点Ｃで再びレジスタセット用信
号Ａが変化しているが、すでにａ時点で出力信号Ｄはハ
イレベルにセットされている為ここでは出力信号Ｄは変
化しない。一方、レジスタリセット用信号Ｂも基本クロ
ックＣと非同期であり、時点ａの直前でレジスタリセッ
ト用信号Ｂがローレベルに変化することにより、レジス
タセット用ＡＮＤゲート１とレジスタリセット用ＡＮＤ
ゲート２の出力がともにローレベルとなり、基本クロッ
クＣの立ち上がりでラッチされ出力信号Ｄもローレベル
となり初期状態に戻る。

【００１１】

【発明の効果】以上説明したように本発明はレジスタセ
ット用信号が変化しても、リセット用ＡＮＤゲートの働
きにより、レジスタの出力信号は変化しないという効果
を有する。

【００１２】また、レジスタセット用信号及びレジスタ
リセット用信号が基本クロックと非同期としても、レジ
スタの出力信号においては、基本クロックの立ち上がり
でラッチされるため同期をとっているという効果があ
る。

【００１３】このような効果は、レジスタ付ＰＡＬに応
用することで必要最小限のハードウェア構成で実現でき
る。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】図１に示した実施例の各部における信号波形図
である。

【符号の説明】

１ｉ セット用ＡＮＤゲート ２ｉ リセット用ＡＮＤゲート ３ｉ ＯＲゲート ４ レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 出力信号をハイレベルに固定する為のセ
   ット用ＡＮＤゲートと、前記出力信号をローレベルに固
   定する為のリセット用ＡＮＤゲートの各出力をＯＲゲー
   トに入力し、該ＯＲゲートの出力を入力することを特徴
   とするレジスタ。