JPH0690683B2 - マルチプロセッサシステムの障害処理方式 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はマルチプロセッサシステムの障害処理方式に関
し、特にストアイン方式のキャッシュメモリを有するメ
モリ制御装置の障害処理方式に関する。

従来技術 従来、マルチプロセッサシステムを構成する情報処理装
置においては、メモリ制御装置でストアイン方式のキャ
ッシュメモリが採用されている場合、該メモリ制御装置
に障害が発生したときにキャッシュメモリの内容を主記
憶装置に書戻す手段がなかった。

ここで、ストアイン方式とは、新たに主記憶装置の内容
を必要とし、キャッシュメモリに空き領域がない場合
に、キャッシュメモリの内容を主記憶装置に戻して空き
領域を作り、その空き領域に主記憶装置の内容を書込む
というものであり、通常はキャッシュメモリの内容だけ
で読出し書込みを行っているため、キャッシュメモリの
内容と主記憶装置の内容とが異なっている。

このような従来の情報処理装置では、メモリ制御装置に
障害が発生してもキャッシュメモリの内容を主記憶装置
に書戻す手段がなかったので、メモリ制御装置のキャッ
シュメモリ部以外に障害が発生し、キャッシュメモリの
内容が保証されていても、その内容を主記憶装置に戻
し、かつ該メモリ制御装置を切離してシステムの続行を
行うことができず、システム停止になるという欠点があ
る。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、障害の発生したメモリ制御装置のキャッ
シュメモリの内容を主記憶装置に戻すことができ、シス
テム停止となるのを回避することができる障害処理方式
の提供を目的とする。

発明の構成 本発明による障害処理方式は、第１および第２のキャッ
シュメモリと、第１および第２のキャッシュメモリ各々
に格納されたデータが有効か否かを示す有効ビットと、
前記データが書換えられたか否かを示す書換えビットと
を格納する第１および第２の格納手段とを各々有する第
１および第２のメモリ制御装置と、第１および第２の主
記憶装置と、第１および第２の障害処理装置とを含むマ
ルチプロセッサシステムの障害処理方式であって、前記
第１のメモリ制御装置に障害が検出されたとき、前記第
１のキャッシュメモリに格納されたデータのうち前記第
１の格納手段に格納された前記有効ビットがデータの有
効を示し、かつ前記書換えビットがデータの書換えを示
すデータを抽出する抽出手段と、前記抽出手段により抽
出された該データを前記第１のキャッシュメモリから読
出す読出し手段とを設け、前記読出し手段により読出さ
れた該データを前記第２の障害処理装置と前記第２のメ
モリ制御装置とを介して前記第１の主記憶装置に書込む
ようにしたことを特徴とする。

実施例 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例によるマルチプロセ
ッサシステムは、主記憶装置1,2と、キャッシュメモリ3
1,41を夫々有するメモリ制御装置3,4と、障害処理装置
5,6と、演算処理装置7-i（ｉ＝1,……）,8-j（ｊ＝1,…
…）とにより構成されている。

主記憶装置1,2は、通常、パス101,201を介してメモリ制
御装置3,4と夫々接続されているが、メモリ制御装置3,4
が故障などにより使用不可能になると、たとえばメモリ
制御装置３が使用不可能になると、主記憶装置1,2はパ
ス102,201によりメモリ制御装置４に接続され、またメ
モリ制御装置４が使用不可能になると、主記憶装置1,2
はパス101,202によりメモリ制御装置３に接続される。
さらに、メモリ制御装置3,4はパス300を介して互いに接
続されている。

メモリ制御装置3,4のキャッシュメモリ31,41は演算処理
装置7-i,8-jや図示せぬ入出力処理装置、または障害処
理装置5,6の主記憶アクセスのデータバッファであり、
ストアイン方式が採用されている。

また、メモリ制御装置3,4はパス103,203を介して障害処
理装置5,6と夫々接続され、パス104-i,204-jを介して演
算処理装置7-i,8-jと夫々接続されている。

障害処理装置5,6はシステムを構成する各装置の障害情
報収集処理や障害救済処理などを行う。

第２図は第１図の障害処理装置５によるキャッシュメモ
リ31からのデータの読出しを説明するための図である。
図において、キャッシュメモリ31は読出しアドレスレジ
スタ31-1と読出しデータレジスタ31-2とを有し、これら
読出しアドレスレジスタ31-1と読出しデータレジスタ31
-2とにおいては夫々フリップフロップ単位でチェインが
構成されている。よって、読出しアドレスレジスタ31-1
および読出しデータレジスタ31-2に対する障害処理装置
５からのデータの書込み読出しがスキャンイン動作およ
びスキャンアウト動作により可能となっている。

キャッシュメモリ41も上記キャッシュメモリ31と同様の
構成となっており、障害処理装置６によるキャッシュメ
モリ41に対するデータの書込み読出しも上記と同様に、
スキャンイン動作およびスキャンアウト動作により可能
となっている。

第３図は第１図のキャッシュメモリ31の構成を示す図で
ある。図において、キャッシュメモリ31はデータアレイ
31-aとアドレスアレイ31-bとから構成されている。デー
タアレイ31-aにはデータがｎ＋１バイト単位で格納され
ており、アドレスアレイ31-bにはメモリアドレスと、デ
ータアレイ31-aに格納されたデータが有効か無効かを示
す有効ビットと、データアレイ31-aに格納されたデータ
が書換えられたかどうかを示す書換えビットとが格納さ
れている。また、データアレイ31-aおよびアドレスアレ
イ31-bの各エントリ０〜ｍは夫々互いに対応している。

尚、キャッシュメモリ41は上記キャッシュメモリ31と同
様にデータアレイおよびアドレスアレイから構成されて
いる。

これら第１図〜第３図を用いて本発明の一実施例の動作
について説明する。

主記憶装置1,2は夫々パス101,201により夫々メモリ制御
装置3,4と接続されており、演算処理装置7-iが主記憶装
置１の読出しまたは書込みを行う場合にはメモリ制御装
置３のキャッシュメモリ31が使用され、演算処理装置8-
jが主記憶装置２の読出しまたは書込みを行う場合には
メモリ制御装置４のキャッシュメモリ41が使用される。

このとき、キャッシュメモリ31,41がヒットしなかった
場合には、主記憶装置1,2からある単位でデータがキャ
ッシュメモリ31,41に読込まれるが、キャッシュメモリ3
1,41に空き領域がなければ、主記憶装置1,2からのデー
タの読込みに先立ってキャッシュメモリ31,41からある
単位の内容が主記憶装置1,2に書戻される。

このようにして通常の動作が行われ、キャッシュメモリ
31,41は主記憶装置1,2のデータバッファとして使用され
る。

上述のようにして通常の動作が行われているとき、メモ
リ制御装置３に障害が発生した場合について以下に述べ
る。但し、このときキャッシュメモリ31の内容は保証さ
れているものとする。

メモリ制御装置３に障害が発生すると、障害処理装置５
にその障害が通知される。

障害処理装置５ではこの通知に応答してメモリ制御装置
３の障害情報の収集を行った後に、その障害情報からキ
ャッシュメモリ31の内容が保証できることを確認する
と、システムを一時停止してキャッシュメモリ31のデー
タアレイ31-aおよびアドレスアレイ31-bの内容をパス10
3を介して読出す。

すなわち、障害処理装置５はキャッシュメモリ31の読出
しアドレスレジスタ31-1に所望のアドレスがセットされ
るようにスキャンイン動作を行い、次にマシンクロック
を１クロック印加することにより、キャッシュメモリ31
の所望のアドレスからデータを読出して読出しデータレ
ジスタ31-2にセットする。

読出しデータレジスタ31-2にセットされたデータは、障
害処理装置５によってスキャンアウト動作で読出され
る。

このようにキャッシュメモリ31のアドレスアレイ31-bか
ら読出された有効ビットと書換えビットとから、読出し
たデータが有効でかつ書換えられたエントリのデータで
あれば、障害処理装置５は該エントリのメモリアドレス
およびデータアレイ31-a内の該エントリのデータをパス
301を介して障害処理装置６に転送し、これらのデータ
の主記憶装置１への書込み依頼を行う。

このとき、主記憶装置１はパス102を介してメモリ制御
装置４に接続されており、キャッシュメモリ41を使用し
てメモリアクセスが行われ、該エントリのメモリアドレ
スおよびデータアレイ31-a内のデータが障害処理装置６
とメモリ制御装置４とを介して主記憶装置１に書戻され
る。

このようにして、キャッシュメモリ31の全エントリのデ
ータに対して主記憶装置１への書戻し処理が行われる。
その後、システムの動作を再開し、１台のメモリ制御装
置４および２台の主記憶装置1,2の構成で運転が続行さ
れる。

メモリ制御装置４に障害が発生した場合にも、上述のメ
モリ制御装置３に障害が発生したときの処理と同様にし
て、キャッシュメモリ41の全エントリのデータに対して
主記憶装置２への書戻し処理が行われる。

このように、メモリ制御装置3,4に障害が発生したと
き、キャッシュメモリ31,41に格納されたデータを読出
して、該データに対応する有効ビットおよび書換えビッ
トによりデータが有効でかつ書換えが行われていること
が示されたとき、該データを障害処理装置6,5とメモリ
制御装置4,3とを介して主記憶装置1,2に書込むようにす
ることによって、障害の発生したメモリ制御装置3,4の
キャッシュメモリ31,41の内容を主記憶装置1,2に書戻す
ことができ、主記憶装置1,2の内容を継続的に保証する
ことができる。よって、障害の発生したメモリ制御装置
3,4をシステムから切離してシステムの動作を続行する
ことができ、システム停止となるのを回避することがで
きる。

発明の効果 以上説明したように本発明によれば、第１および第２の
メモリ制御装置と、第１および第２の主記憶装置と、第
１および第２の障害処理装置とを含むマルチプロセッサ
システムにおいて、第１のメモリ制御装置に障害が検出
されたとき、第１のメモリ制御装置に設けられた第１の
キャッシュメモリに格納されたデータに対応する有効ビ
ットがデータの有効を示し、かつ書換えビットがデータ
の書換えを示すとき、該データを第１のキャッシュメモ
リから読出して第２の障害処理装置と第２のメモリ制御
装置とを介して第１の主記憶装置に書込むようにするこ
とによって、障害の発生したメモリ制御装置のキャッシ
ュメモリの内容を主記憶装置に戻すことができ、システ
ム停止となるのを回避することができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の障害処理装置によるキャッシュメモリか
らのデータの読出しを説明するための図、第３図は第１
図のキャッシュメモリの構成を示す図である。 主要部分の符号の説明 1,2……主記憶装置 3,4……メモリ制御装置 5,6……障害処理装置 7-1,8-1……演算処理装置 31,41……キャッシュメモリ 31-1……読出しアドレスレジスタ 31-2……読出しデータレジスタ 31-b……アドレスアレイ

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１および第２のキャッシュメモリと、第
   １および第２のキャッシュメモリ各々に格納されたデー
   タが有効か否かを示す有効ビットと、前記データが書換
   えられたか否かを示す書換えビットとを格納する第１お
   よび第２の格納手段とを各々有する第１および第２のメ
   モリ制御装置と、第１および第２の主記憶装置と、第１
   および第２の障害処理装置とを含むマルチプロセッサシ
   ステムの障害処理方式であって、前記第１のメモリ制御
   装置に障害が検出されたとき、前記第１のキャッシュメ
   モリに格納されたデータのうち前記第１の格納手段に格
   納された前記有効ビットがデータの有効を示し、かつ前
   記書換えビットがデータの書換えを示すデータを抽出す
   る抽出手段と、前記抽出手段により抽出された該データ
   を前記第１のキャッシュメモリから読出す読出し手段と
   を設け、前記読出し手段により読出された該データを前
   記第２の障害処理装置と前記第２のメモリ制御装置とを
   介して前記第１の主記憶装置に書込むようにしたことを
   特徴とする障害処理方式。