JPH0690876B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0690876B2 JPH0690876B2 JP61017971A JP1797186A JPH0690876B2 JP H0690876 B2 JPH0690876 B2 JP H0690876B2 JP 61017971 A JP61017971 A JP 61017971A JP 1797186 A JP1797186 A JP 1797186A JP H0690876 B2 JPH0690876 B2 JP H0690876B2
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリに係り、特に高集積化に好適な半
導体メモリに関する。
導体メモリに関する。
〔発明の背景〕 第５図に従来のバイポーラランダムアクセスメモリに多
用されているセンス回路の構成を示す。同図に於いて、
501はメモリセルアレー502,503,508,509はビツト線、50
4,505,510,511は読み出しトランジスタ、506,507はコモ
ンホンス線、512,513は読み出し電流源である。コモン
センス506,507はそれぞれ負荷抵抗514,515をコレクタに
接続したトランジスタ516,517のエミツタに接続され
る。なおトランジスタ516,517のベース電位VBはコモン
センス線506,507,が適当な電位になるように設定され
る。本回路に於いて読み出し動作は以下のようにして行
われる。今ビツト線502,503に接続されているメモリセ
ルが選択されたとすれば、セルの情報に応じて読み出し
用トランジスタ504,505のうちいずれか一方、例えば読
出し用トランジスタ504から読み出し電流が流れ、読み
出し用トランジスタ505からは読み出し電流は流れな
い。従つてセンス出力Ｓは高電位、は低電位となるこ
のセンス出力S,S間の電位差を次段の出力回路（図では
省略）で増幅して、データ出力が得られる。
用されているセンス回路の構成を示す。同図に於いて、
501はメモリセルアレー502,503,508,509はビツト線、50
4,505,510,511は読み出しトランジスタ、506,507はコモ
ンホンス線、512,513は読み出し電流源である。コモン
センス506,507はそれぞれ負荷抵抗514,515をコレクタに
接続したトランジスタ516,517のエミツタに接続され
る。なおトランジスタ516,517のベース電位VBはコモン
センス線506,507,が適当な電位になるように設定され
る。本回路に於いて読み出し動作は以下のようにして行
われる。今ビツト線502,503に接続されているメモリセ
ルが選択されたとすれば、セルの情報に応じて読み出し
用トランジスタ504,505のうちいずれか一方、例えば読
出し用トランジスタ504から読み出し電流が流れ、読み
出し用トランジスタ505からは読み出し電流は流れな
い。従つてセンス出力Ｓは高電位、は低電位となるこ
のセンス出力S,S間の電位差を次段の出力回路（図では
省略）で増幅して、データ出力が得られる。
以上述べた従来のセンス回路では、第５図からも解るよ
うに、コモンセンス線506,507には読み出し用トランジ
スタがビツト線対の数だけ接続される。従つてコモンセ
ンス線の容量CSは CS≒CAl＋ｎ×（CTC＋CTS） （CAl:コモンセンス線の配線容量、CTC,CTS:読み出し用
トランジスタのベースコレクタ間容量、コレクタ基板間
容量、n:ビツト線対の数）で表わせる。上式から解るよ
うに、コモンセンス線の容量CSは高集積化に伴つて、す
なわちビツト線対の数ｎが増えるに従つて増大する。こ
のためコンセンス線の充放電時間が増加し、アクセス時
間の増大を招くので、高集積化が難しい状況にあつた。
うに、コモンセンス線506,507には読み出し用トランジ
スタがビツト線対の数だけ接続される。従つてコモンセ
ンス線の容量CSは CS≒CAl＋ｎ×（CTC＋CTS） （CAl:コモンセンス線の配線容量、CTC,CTS:読み出し用
トランジスタのベースコレクタ間容量、コレクタ基板間
容量、n:ビツト線対の数）で表わせる。上式から解るよ
うに、コモンセンス線の容量CSは高集積化に伴つて、す
なわちビツト線対の数ｎが増えるに従つて増大する。こ
のためコンセンス線の充放電時間が増加し、アクセス時
間の増大を招くので、高集積化が難しい状況にあつた。
なお、センス回路の技術として関連するものに特開昭58
−137185号、特開昭59−178683号が挙げられる。
−137185号、特開昭59−178683号が挙げられる。
本発明の目的は、高集積化に適したセンス回路を有する
半導体メモリを提供することにある。
半導体メモリを提供することにある。
上記の目的を達成するために、本発明では、コモンセン
ス線を複数に分割し、その容量の低減を図つている。こ
のため、高集積化してもコモンセンス線の容量を小さく
抑えることができるのでコモンセンス線の充放電に起因
するアクセス時間の増大を避けることが可能となる。
ス線を複数に分割し、その容量の低減を図つている。こ
のため、高集積化してもコモンセンス線の容量を小さく
抑えることができるのでコモンセンス線の充放電に起因
するアクセス時間の増大を避けることが可能となる。
以下、本発明を実施例により詳細に説明する。
第１図は、本発明の一実施例でありコモンセンス線を２
分割した例を示している。101はメモリセルアレー、10
2,103,110,111はビツト線、104,105,112,113は読み出し
用トランジスタ、106,107,108,109はコモンセンス線、1
14,115は読み出し電流源VBはコモンセンス線のバイアス
電位である。コモンセンス線は106と108及び107と109に
２分割され、負荷抵抗116,117をコレクタに接続したマ
ルチエミツタトランジスタ118,119のエミツタに各々接
続されている同図に於いて読み出し動作は以下のように
して行われる。今ビツト線102,103に接続されているメ
モリセルが選択されたとすれば、セルの情報に応じて、
読み出し用トランジスタ104,105のうちいずれか一方、
例えば読み出し用トランジスタ104から読出し電流が流
れ、読み出し用トランジスタ105からは読み出し電流が
流れない、また他の読み出し用トランジスタ（例えば11
2,113）は、読み出し電流114、115を共有しているため
読み出し電流は流れない、従つて４本のコモンセンス線
106,107,108,109のうちのコモンセンス線106のみに読み
出し電流が流れ、センス出力Ｓは高電位、は低電位と
なる。このセンス出力Ｓ、間の電位差を次段の出力回
路（図では省略）で増幅して、データ出力が得られる。
分割した例を示している。101はメモリセルアレー、10
2,103,110,111はビツト線、104,105,112,113は読み出し
用トランジスタ、106,107,108,109はコモンセンス線、1
14,115は読み出し電流源VBはコモンセンス線のバイアス
電位である。コモンセンス線は106と108及び107と109に
２分割され、負荷抵抗116,117をコレクタに接続したマ
ルチエミツタトランジスタ118,119のエミツタに各々接
続されている同図に於いて読み出し動作は以下のように
して行われる。今ビツト線102,103に接続されているメ
モリセルが選択されたとすれば、セルの情報に応じて、
読み出し用トランジスタ104,105のうちいずれか一方、
例えば読み出し用トランジスタ104から読出し電流が流
れ、読み出し用トランジスタ105からは読み出し電流が
流れない、また他の読み出し用トランジスタ（例えば11
2,113）は、読み出し電流114、115を共有しているため
読み出し電流は流れない、従つて４本のコモンセンス線
106,107,108,109のうちのコモンセンス線106のみに読み
出し電流が流れ、センス出力Ｓは高電位、は低電位と
なる。このセンス出力Ｓ、間の電位差を次段の出力回
路（図では省略）で増幅して、データ出力が得られる。
第１図から解るように、本実施例ではコモンセンス線が
２分割されているため、コモンセンス線の配線容量（前
述のCAl）及びコモンセンス線に接続されている。読み
出し用トランジスタの数（前述のｎに相当）が従来の1/
2となる。従つてコモンセンス線の容量（前述のCS）は
従来の1/2となり、コモンセンス線の充放電時間を従来
の約1/2に低減できる。
２分割されているため、コモンセンス線の配線容量（前
述のCAl）及びコモンセンス線に接続されている。読み
出し用トランジスタの数（前述のｎに相当）が従来の1/
2となる。従つてコモンセンス線の容量（前述のCS）は
従来の1/2となり、コモンセンス線の充放電時間を従来
の約1/2に低減できる。
第２図は、本発明のもう１つの実施例であり、ビツト線
の電位差を検出する方式のセンス回路に本発明を適用し
た例を示している。読み出し用トランジスタ（例えば10
4,105）のエミツタは共通の電源201に接続され、カレン
トスイツチ構成し、ベースはビツト線（102,103）に接
続され、コレクタはコモンセンス線（106,のものは同一
107）に接続されている。なお、第１図と同一のものは
同一符号が付してある。読み出し動作は、選択されたビ
ツト線の電位差を前記カレントスイツチで検出する点を
除けば、第１図の実施例と同じである。
の電位差を検出する方式のセンス回路に本発明を適用し
た例を示している。読み出し用トランジスタ（例えば10
4,105）のエミツタは共通の電源201に接続され、カレン
トスイツチ構成し、ベースはビツト線（102,103）に接
続され、コレクタはコモンセンス線（106,のものは同一
107）に接続されている。なお、第１図と同一のものは
同一符号が付してある。読み出し動作は、選択されたビ
ツト線の電位差を前記カレントスイツチで検出する点を
除けば、第１図の実施例と同じである。
第３図は、本発明のもう１つの実施例であり、コモンセ
ンス線を４分割した例を示している。303はメモリセル
アレー、316〜323はビツト線、304〜307は読み出し用ト
ランジスタ、308〜311はコモンセンス線である。コモン
センス線は308〜311に４分割し、コモンセンス線308,30
9をマルチミツタトランセンジスタ312のエミツタに各々
接続し、コモンセンス線310,311をマルチエミツタトラ
ンジスタ313のエミツタに各々接続する。そらに前記マ
ルチエミツタトランジスタ312,313のコレクタをコレク
タに負荷抵抗315を接続したもう１つのマルチエミツタ
トランジスタ314のエミツタ各々接続する。なおVB,VB′
はバイアス電位である。
ンス線を４分割した例を示している。303はメモリセル
アレー、316〜323はビツト線、304〜307は読み出し用ト
ランジスタ、308〜311はコモンセンス線である。コモン
センス線は308〜311に４分割し、コモンセンス線308,30
9をマルチミツタトランセンジスタ312のエミツタに各々
接続し、コモンセンス線310,311をマルチエミツタトラ
ンジスタ313のエミツタに各々接続する。そらに前記マ
ルチエミツタトランジスタ312,313のコレクタをコレク
タに負荷抵抗315を接続したもう１つのマルチエミツタ
トランジスタ314のエミツタ各々接続する。なおVB,VB′
はバイアス電位である。
以上の回路301（図中に破線で囲真で示した）はビツト
線対の左側のビツト線（例えば316）に接続し、回路301
と同じ形式の回路302はビツト線対の右側のビツト線
（例えば317）に接続する。
線対の左側のビツト線（例えば316）に接続し、回路301
と同じ形式の回路302はビツト線対の右側のビツト線
（例えば317）に接続する。
読み出し動作は、前述の２つの実施例とほぼ同じであ
り、例えば読み出し用トランジスタ304に読み出し電流
が流れる場合は、マルチエミツタトランジスタ312,314
を通つて読み出し電流が流れるのでセンス出力は低電
位となる。一方回路302のセンス出力Ｓは高電位とな
る。このセンス出力S,間の電位差を次段の出力回路
（図では省略）で増幅してデータ出力が得られる。
り、例えば読み出し用トランジスタ304に読み出し電流
が流れる場合は、マルチエミツタトランジスタ312,314
を通つて読み出し電流が流れるのでセンス出力は低電
位となる。一方回路302のセンス出力Ｓは高電位とな
る。このセンス出力S,間の電位差を次段の出力回路
（図では省略）で増幅してデータ出力が得られる。
第３図から解るように、本実施例ではコモンセンス線が
４分割されているため、コモンセンス線の容量（前述
CS）は従来の1/4、となりコモンセンス線の充放電時間
を従来の約1/4に低減できる。
４分割されているため、コモンセンス線の容量（前述
CS）は従来の1/4、となりコモンセンス線の充放電時間
を従来の約1/4に低減できる。
また以上の実施例ではコモンセンス線を２分割と４分割
した例を示したが、第３図と同様の考え方で８分割、16
分割あるいはそれ以上の分割も可能である。
した例を示したが、第３図と同様の考え方で８分割、16
分割あるいはそれ以上の分割も可能である。
第４図は、本発明のもう１つの実施例であり、センス出
力Ｓで直接データ出力用の出力トランジスタを駆動した
例を示している。なおセンス出力Ｓ側のセンス回路は不
要なので取り去り、左側のビツト線に接続される読み出
し用トランジスタ（例えば104）のコレクタは電源電圧
の正の側へ接続している。従来、このようにセンス直接
出力トランジスタを駆動するセンス出力回路には、コモ
ンセンス線のバイアス電流（第１図の電流518,519によ
る電流）による電降降下により、データ出力DOの高レベ
ルガ下がり適正な論理レベルが得られないという問題点
があつた。しかし、第４図の回路では、コモンセンス線
を分割し、その容量の低減を図つているのでバイアス電
流（電流源402,403による電流）を大幅に減らすことが
可能であり、データ出力D0の高レベルの低下を問題にな
らない程度に小さく迎えることができる。このようにセ
ンス出力で直接出力トランジスタを駆動することで、出
力回路での遅延時間を大幅に低減することができアクセ
ス時間の高速化が可能となる。
力Ｓで直接データ出力用の出力トランジスタを駆動した
例を示している。なおセンス出力Ｓ側のセンス回路は不
要なので取り去り、左側のビツト線に接続される読み出
し用トランジスタ（例えば104）のコレクタは電源電圧
の正の側へ接続している。従来、このようにセンス直接
出力トランジスタを駆動するセンス出力回路には、コモ
ンセンス線のバイアス電流（第１図の電流518,519によ
る電流）による電降降下により、データ出力DOの高レベ
ルガ下がり適正な論理レベルが得られないという問題点
があつた。しかし、第４図の回路では、コモンセンス線
を分割し、その容量の低減を図つているのでバイアス電
流（電流源402,403による電流）を大幅に減らすことが
可能であり、データ出力D0の高レベルの低下を問題にな
らない程度に小さく迎えることができる。このようにセ
ンス出力で直接出力トランジスタを駆動することで、出
力回路での遅延時間を大幅に低減することができアクセ
ス時間の高速化が可能となる。
本発明によれば、コモンセンス線を複数に分割し、その
容量を低減することができるので、高集積化に好適なセ
ンス回路を有する半導体メモリを提供することができ
る。
容量を低減することができるので、高集積化に好適なセ
ンス回路を有する半導体メモリを提供することができ
る。
第１図，第２図，第３図，第４図は本発明の実施例を示
した要部回路。第５図は従来のセンス回路の構成を示し
た要部回路である。 101,301,501……メモリセルアレイ、106,107,108,109,3
08,309,301,311,506,507……コモンセンス線、S,……
センス出力、114,115,512,513……読み出し電流源。
した要部回路。第５図は従来のセンス回路の構成を示し
た要部回路である。 101,301,501……メモリセルアレイ、106,107,108,109,3
08,309,301,311,506,507……コモンセンス線、S,……
センス出力、114,115,512,513……読み出し電流源。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本間 紀之 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松本 真明 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 南部 博昭 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 谷 和彦 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (56)参考文献 特開 昭60−247891（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数のワード線と、複数のビツト線と、該
ワード線及びビツト線の交点に配置されたメモリセルと
該ビツト線にエミツタまたはベースが接続された読み出
し用トランジスタと、複数の該読み出し用トランジスタ
のコレクタを共通に接続したコモンセンス線より成る半
導体メモリに於いて、該コモンセンス線を複数に分割
し、分割した各々の該コモンセンス線をコレクタに負荷
を接続したマルチエミツタトランジスタの各々のエミツ
タに接続したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017971A JPH0690876B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017971A JPH0690876B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62177789A JPS62177789A (ja) | 1987-08-04 |
| JPH0690876B2 true JPH0690876B2 (ja) | 1994-11-14 |
Family
ID=11958615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017971A Expired - Lifetime JPH0690876B2 (ja) | 1986-01-31 | 1986-01-31 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690876B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817036B2 (ja) * | 1988-10-06 | 1996-02-21 | 日本電気株式会社 | 半導体メモリ回路 |
| JPH02244491A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | 半導体装置および半導体記憶装置 |
-
1986
- 1986-01-31 JP JP61017971A patent/JPH0690876B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62177789A (ja) | 1987-08-04 |
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