JPH0252360B2 - - Google Patents
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- JPH0252360B2 JPH0252360B2 JP58014057A JP1405783A JPH0252360B2 JP H0252360 B2 JPH0252360 B2 JP H0252360B2 JP 58014057 A JP58014057 A JP 58014057A JP 1405783 A JP1405783 A JP 1405783A JP H0252360 B2 JPH0252360 B2 JP H0252360B2
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- JP
- Japan
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- transistors
- write
- bit line
- pair
- control circuit
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、半導体記憶装置、特にバイポーラト
ランジスタを用いたランダム・アクセス・メモリ
（RAM）に関する。
ランジスタを用いたランダム・アクセス・メモリ
（RAM）に関する。
(b) 従来技術と問題点
従来のバイポーラRAMの１例を第１図に示
す。
す。
図のメモリセルCELは正側ワード線W+と負側
ワード線W-およびビツト線B0，B1の間に接続さ
れ、フリツプ・フロツプを構成するトランジスタ
Tc1，Tc2と負荷としてのトランジスタTc3，Tc4
を有する。正側ワード線W+にはワードドライバ
トランジスタTxを有するデコーダ回路DECが接
続され、負側ワード線W-には保持電流源IHが接
続されている。ライトアンプWAには書込み指示
信号と書込みデータDINが入力され、がロ
ーレベルの時に入力データDINに応じて出力電圧
VWD，VW1は相補的にハイレベルとローレベルに
なる。がハイレベルの時には電圧VW0とVW1
は共に前記ハイレベルとローレベルの中間レベル
になる。出力電圧VW0，VW1をベースに受けるト
ランジスタTW１，TW２、定電流源IC0，IC1およ
びビツト線B0，B1にエミツタが接続されるトラ
ンジスタTD0，TD1は書込み指示信号および
書込みデータDINに応じてビツト線B0，B1の電位
を制御する読出し・書込み電圧制御回路RWを構
成する。
ワード線W-およびビツト線B0，B1の間に接続さ
れ、フリツプ・フロツプを構成するトランジスタ
Tc1，Tc2と負荷としてのトランジスタTc3，Tc4
を有する。正側ワード線W+にはワードドライバ
トランジスタTxを有するデコーダ回路DECが接
続され、負側ワード線W-には保持電流源IHが接
続されている。ライトアンプWAには書込み指示
信号と書込みデータDINが入力され、がロ
ーレベルの時に入力データDINに応じて出力電圧
VWD，VW1は相補的にハイレベルとローレベルに
なる。がハイレベルの時には電圧VW0とVW1
は共に前記ハイレベルとローレベルの中間レベル
になる。出力電圧VW0，VW1をベースに受けるト
ランジスタTW１，TW２、定電流源IC0，IC1およ
びビツト線B0，B1にエミツタが接続されるトラ
ンジスタTD0，TD1は書込み指示信号および
書込みデータDINに応じてビツト線B0，B1の電位
を制御する読出し・書込み電圧制御回路RWを構
成する。
一方、レベルシフト用のダイオードD0，D1、
トランジスタTW3，TW4および定電流源I0，I1は
データ書込時、ビツト線対B0，B1の一方に書込
電流を流すための書込電流制御回路WCを構成す
る。またビツト線B0，B1にベースが接続された
１対のトランジスタTS0，TS1およびセンスアン
プSAはビツト線B0，B1に読出されたデータを検
出増幅してDoutよりする読出し回路を構成する。
トランジスタTW3，TW4および定電流源I0，I1は
データ書込時、ビツト線対B0，B1の一方に書込
電流を流すための書込電流制御回路WCを構成す
る。またビツト線B0，B1にベースが接続された
１対のトランジスタTS0，TS1およびセンスアン
プSAはビツト線B0，B1に読出されたデータを検
出増幅してDoutよりする読出し回路を構成する。
ビツト線対B0，B1にはそれぞれマルチエミツ
タトランジスタTB0，TB1が接続され、これらは
コラム選択信号VYをベースに受けビツト線選択
回路を構成する。トランジスタTB0，TB1の夫々
一方のエミツタは図示しない他のビツト線対に設
けられたビツト線選択回路のトランジスタのエミ
ツタと共通に書込み用定電流源IW0，IW1に接続さ
れ、他方のエミツタは同様に読出し用定電流源
IR0，IR1に接続される。コラム選択信号VYをベー
スに受けるトランジスタTS2はトランジスタTS0，
TS1のエミツタを定電流源ISに接続する。
タトランジスタTB0，TB1が接続され、これらは
コラム選択信号VYをベースに受けビツト線選択
回路を構成する。トランジスタTB0，TB1の夫々
一方のエミツタは図示しない他のビツト線対に設
けられたビツト線選択回路のトランジスタのエミ
ツタと共通に書込み用定電流源IW0，IW1に接続さ
れ、他方のエミツタは同様に読出し用定電流源
IR0，IR1に接続される。コラム選択信号VYをベー
スに受けるトランジスタTS2はトランジスタTS0，
TS1のエミツタを定電流源ISに接続する。
次にこの回路の動作を説明する。
読出し動作
書込み指示信号がハイレベルの時、ライト
アンプWAの出力VW0とVW1は等しく、かつその
値はダイオードD0，D1の順方向電圧降下をVFと
した場合に、VW0（＝VW1）−VF＞VYを満たすよう
に設定されている。
アンプWAの出力VW0とVW1は等しく、かつその
値はダイオードD0，D1の順方向電圧降下をVFと
した場合に、VW0（＝VW1）−VF＞VYを満たすよう
に設定されている。
従つて、トランジスタTW3とTB1、およびTW4
とTB0の各カレントスイツチにおいてトランジス
タTW3，TW4がオンとなるので電流源IW0，IW1に
引込まれる電流iW0，iW1は、トランジスタTW3，
TW4を流れ、トランジスタTB0，TB1は流れない。
とTB0の各カレントスイツチにおいてトランジス
タTW3，TW4がオンとなるので電流源IW0，IW1に
引込まれる電流iW0，iW1は、トランジスタTW3，
TW4を流れ、トランジスタTB0，TB1は流れない。
また出力VW0（＝VW1）の電位からトランジス
タTW1，TW2のベース・エミツタ間電圧VBEを引
いた電位は、セル内のフリツプフロツプを構成す
るトランジスタTC1，TC2のベース電位とコレク
タ電位のほぼ中点にも設定されており、セル内の
トランジスタTC1，TC2とトランジスタTD0，TD1
とはカレントスイツチを構成する。
タTW1，TW2のベース・エミツタ間電圧VBEを引
いた電位は、セル内のフリツプフロツプを構成す
るトランジスタTC1，TC2のベース電位とコレク
タ電位のほぼ中点にも設定されており、セル内の
トランジスタTC1，TC2とトランジスタTD0，TD1
とはカレントスイツチを構成する。
従つてセル内の左側のトランジスタTC1がオン
であると、ビツト線B0の電位はセル内から決ま
り、ビツト線B1の電位は出力VW1から決まつて、
ビツト線B0，B1間に電位差を生じる。
であると、ビツト線B0の電位はセル内から決ま
り、ビツト線B1の電位は出力VW1から決まつて、
ビツト線B0，B1間に電位差を生じる。
この電位差は、トランジスタTS0，TS1，TS2、
電流源ISから成る差動スイツチで検出され、セン
スアンプSAよりデータDoutが出力される。
電流源ISから成る差動スイツチで検出され、セン
スアンプSAよりデータDoutが出力される。
この時メモリセルからビツト線B0を流れる電
流は電流源IR0により引込まれる電流iR0であり、
iR0，iR1＜iW0，iW1と設定されているので、読出し
時、セル内を流れる電流を小さくすることができ
る。
流は電流源IR0により引込まれる電流iR0であり、
iR0，iR1＜iW0，iW1と設定されているので、読出し
時、セル内を流れる電流を小さくすることができ
る。
従つてメモリセル内のPNPトランジスタの電
荷蓄積効果を小さくすることができ、書込みを高
速に行うことができる。
荷蓄積効果を小さくすることができ、書込みを高
速に行うことができる。
書込み動作
メモリセルの右側のトランジスタTC2をオンに
する場合を説明する。
する場合を説明する。
書込み指示信号がＬレベル、入力データ
DINがＬレベルとするとVW1−VF＜VY＜VW0−VF
を満足する電位VW0，VW1が出力される。
DINがＬレベルとするとVW1−VF＜VY＜VW0−VF
を満足する電位VW0，VW1が出力される。
これにより電流源IW1に引込まれる電流はビツ
ト線B1をトランジスタTB1を介して流れ、しか
も、ビツト線B1の電位はトランジスタTD1のVW1
−VBEで決まるベース電位により決定されるの
で、充分低いレベルとなり大きな書込み電流がセ
ルの右側のトランジスタTC2を流れるので、高速
に書込みが行なわれる。
ト線B1をトランジスタTB1を介して流れ、しか
も、ビツト線B1の電位はトランジスタTD1のVW1
−VBEで決まるベース電位により決定されるの
で、充分低いレベルとなり大きな書込み電流がセ
ルの右側のトランジスタTC2を流れるので、高速
に書込みが行なわれる。
一方、ビツト線B0については、電流iW0がトラ
ンジスタTW4をバイパスして流れるので電流iR0の
みが、このビツト線を流れるが、高い電位VW0に
よりオンしているトランジスタTD0から流れてい
るのであつて、セルからは流れない。
ンジスタTW4をバイパスして流れるので電流iR0の
みが、このビツト線を流れるが、高い電位VW0に
よりオンしているトランジスタTD0から流れてい
るのであつて、セルからは流れない。
このように、読出し時には小電流をセル内のオ
ン側トランジスタから流すようにして電荷蓄積効
果を小さくし、一方、書込み時にはメモリセル内
のオンさせようとするトランジスタ側のビツト線
が低レベルにクランプされるので、これら２つの
効果が合いまつて書込動作の高速化が図られる。
ン側トランジスタから流すようにして電荷蓄積効
果を小さくし、一方、書込み時にはメモリセル内
のオンさせようとするトランジスタ側のビツト線
が低レベルにクランプされるので、これら２つの
効果が合いまつて書込動作の高速化が図られる。
尚、以上の説明中のライトアンプは具体的には
第２図に示され、トランジスタT61，T62，T63，
T64とダイオードD2，D3、電流源I2を有し、基準
電圧VR1，VR2が印加される構成となつている。
第２図に示され、トランジスタT61，T62，T63，
T64とダイオードD2，D3、電流源I2を有し、基準
電圧VR1，VR2が印加される構成となつている。
このライトアンプWAは、既に特願昭50−
84819号にて提案されているものであるので、そ
の詳細な動作は省略する。
84819号にて提案されているものであるので、そ
の詳細な動作は省略する。
このような従来のバイポーラRAMにおいて
は、IC0，IC1，I0，I1，IW0，IW1，IR0，IR1，ISなど
の多数の定電流源を必要とするので、特にメモリ
の大容量化、多ビツト構成化に伴なつてメモリの
消費電力の低下が要望される中で、消費電力を減
少しにくい構成であつた。
は、IC0，IC1，I0，I1，IW0，IW1，IR0，IR1，ISなど
の多数の定電流源を必要とするので、特にメモリ
の大容量化、多ビツト構成化に伴なつてメモリの
消費電力の低下が要望される中で、消費電力を減
少しにくい構成であつた。
(e) 発明の目的
本発明は、従来のこのような欠点を解消し、バ
イポーラRAMの消費電力の低減を図ることを目
的とする。
イポーラRAMの消費電力の低減を図ることを目
的とする。
(d) 発明の構成
上記目的を達成するための本発明の半導体記憶
装置は、 複数のワード線対と、複数のビツト線対と、各
ワード線および各ビツト線対に接続されたモモリ
セルと、該ビツト接対のそれぞれに接続されるよ
う設けられた定電流源と、該ビツト線対にそれぞ
れ第１の１対のトランジスタのエミツタが接続さ
れデータの読出し・書込み時に該ビツト線対の電
位を制御する読出し・書込み電圧制御回路と、該
メモリセルの書込み時に該ビツト線に流れる電流
を制御するよう第２の１対のトランジスタを該定
電流源にそれぞれ接続した書込み電流制御回路と
を有し、該第１の１対のトランジスタのベース
と、該第２の１対のトランジスタのコレクタとを
それぞれ接続し、該書込み電流制御回路が該メモ
リセルの書込み時に該定電流源を該読出し・書込
み電圧制御回路に接続するようにしたことを特徴
とする。
装置は、 複数のワード線対と、複数のビツト線対と、各
ワード線および各ビツト線対に接続されたモモリ
セルと、該ビツト接対のそれぞれに接続されるよ
う設けられた定電流源と、該ビツト線対にそれぞ
れ第１の１対のトランジスタのエミツタが接続さ
れデータの読出し・書込み時に該ビツト線対の電
位を制御する読出し・書込み電圧制御回路と、該
メモリセルの書込み時に該ビツト線に流れる電流
を制御するよう第２の１対のトランジスタを該定
電流源にそれぞれ接続した書込み電流制御回路と
を有し、該第１の１対のトランジスタのベース
と、該第２の１対のトランジスタのコレクタとを
それぞれ接続し、該書込み電流制御回路が該メモ
リセルの書込み時に該定電流源を該読出し・書込
み電圧制御回路に接続するようにしたことを特徴
とする。
(e) 発明の実施例
以下、本発明の一実施例を図面を用いて説明す
る。
る。
尚、第１図の回路と同じ部分は同じ符号を付し
てある。
てある。
本実施例が第１図に示す従来回路と異なる点
は、読出し・書込み電圧制御回路のトランジスタ
TW1，TW2のエミツタと、書込み電流制御回路
WCのトランジスタTW3，TW4のコレクタを接続
したことにある。
は、読出し・書込み電圧制御回路のトランジスタ
TW1，TW2のエミツタと、書込み電流制御回路
WCのトランジスタTW3，TW4のコレクタを接続
したことにある。
これにより、第１図の従来回路において定電流
源IC0，IC1により引かれていたトランジスタTD0，
TD1のベース電流の一部が本実施例では書込み電
流制御回路WCのトランジスタTW3，TW4を介し
て書込み用定電流源IW0，IW1によつて引かれる。
源IC0，IC1により引かれていたトランジスタTD0，
TD1のベース電流の一部が本実施例では書込み電
流制御回路WCのトランジスタTW3，TW4を介し
て書込み用定電流源IW0，IW1によつて引かれる。
このような構成とすることにより、従来、読出
し・書込み電圧制御回路WRにあつた定電流源
IC0，IC1をなくすことができる。
し・書込み電圧制御回路WRにあつた定電流源
IC0，IC1をなくすことができる。
尚、読出し・書込み動作については第１図の回
路と全く同じである。
路と全く同じである。
(f) 発明の効果
以上説明したように、本発明によれば、定電流
源の数を減らすことができるので、バイポーラ型
RAMにおける消費電力を減少させることができ
る。
源の数を減らすことができるので、バイポーラ型
RAMにおける消費電力を減少させることができ
る。
第１図は、従来のバイポーラ型RAMを説明す
るための図、第２図は、第１図におけるライトア
ンプの詳細を示す図、第３図は、本発明の一実施
例を示す図である。 図において、W+，W-はワード線対、B0，B1
はビツト線対、CELはメモリセル、IW0，IW1は定
電流源対、RWは読出し・書込み電圧制御回路、
RCは書込み電流制御回路を示す。
るための図、第２図は、第１図におけるライトア
ンプの詳細を示す図、第３図は、本発明の一実施
例を示す図である。 図において、W+，W-はワード線対、B0，B1
はビツト線対、CELはメモリセル、IW0，IW1は定
電流源対、RWは読出し・書込み電圧制御回路、
RCは書込み電流制御回路を示す。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線対と、 複数のビツト線対と、 各ワード線および各ビツト線対に接続されたモ
モリセルと、 該ビツト接対のそれぞれに接続されるよう設け
られた定電流源と、 該ビツト線対にそれぞれ第１の１対のトランジ
スタのエミツタが接続され、データの読出し・書
込み時に該ビツト線対の電位を制御する読出し・
書込み電圧制御回路と、 該メモリセルの書込み時に該ビツト線に流れる
電流を制御するよう第２の１対のトランジスタを
該定電流源にそれぞれ接続した書込み電流制御回
路とを有し、 該第１の１対のトランジスタのベースと、該第
２の１対のトランジスタのコレクタとをそれぞれ
接続し、該書込み電流制御回路が該メモリセルの
書込み時に該定電流源を該読出し・書込み電圧制
御回路に接続するようにしたことを特徴とする半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014057A JPS59151386A (ja) | 1983-01-31 | 1983-01-31 | 半導体記憶装置 |
| US06/573,610 US4625299A (en) | 1983-01-31 | 1984-01-25 | Bipolar random access memory |
| EP84300557A EP0117646B1 (en) | 1983-01-31 | 1984-01-30 | Semiconductor memory device with reading-writing control circuitry |
| DE8484300557T DE3463870D1 (en) | 1983-01-31 | 1984-01-30 | Semiconductor memory device with reading-writing control circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58014057A JPS59151386A (ja) | 1983-01-31 | 1983-01-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151386A JPS59151386A (ja) | 1984-08-29 |
| JPH0252360B2 true JPH0252360B2 (ja) | 1990-11-13 |
Family
ID=11850455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58014057A Granted JPS59151386A (ja) | 1983-01-31 | 1983-01-31 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4625299A (ja) |
| EP (1) | EP0117646B1 (ja) |
| JP (1) | JPS59151386A (ja) |
| DE (1) | DE3463870D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8026248B2 (en) | 1998-03-27 | 2011-09-27 | Janssen Pharmaceutica N.V. | HIV inhibiting pyrimidine derivatives |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703458A (en) * | 1985-12-16 | 1987-10-27 | Motorola, Inc. | Circuit for writing bipolar memory cells |
| US4769785A (en) * | 1986-06-02 | 1988-09-06 | Advanced Micro Devices, Inc. | Writing speed of SCR-based memory cells |
| EP0523756A3 (en) * | 1986-08-15 | 1993-06-09 | Nec Corporation | Static random access memory having bi-cmos construction |
| US4864539A (en) * | 1987-01-15 | 1989-09-05 | International Business Machines Corporation | Radiation hardened bipolar static RAM cell |
| JPS6488662A (en) * | 1987-09-29 | 1989-04-03 | Fujitsu Ltd | Semiconductor memory |
| US4853898A (en) * | 1988-02-11 | 1989-08-01 | Digital Equipment Corporation | Bipolar ram having state dependent write current |
| JPH02239496A (ja) * | 1989-03-13 | 1990-09-21 | Fujitsu Ltd | 半導体記憶装置 |
| US5121357A (en) * | 1990-04-30 | 1992-06-09 | International Business Machines Corporation | Static random access split-emitter memory cell selection arrangement using bit line precharge |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272811A (en) * | 1979-10-15 | 1981-06-09 | Advanced Micro Devices, Inc. | Write and read control circuit for semiconductor memories |
| JPS6010400B2 (ja) * | 1980-10-09 | 1985-03-16 | 富士通株式会社 | 半導体集積回路装置 |
| JPS5766588A (en) * | 1980-10-13 | 1982-04-22 | Fujitsu Ltd | Semiconductor storage device |
| JPS6028076B2 (ja) * | 1980-12-25 | 1985-07-02 | 富士通株式会社 | 半導体メモリの書込み回路 |
-
1983
- 1983-01-31 JP JP58014057A patent/JPS59151386A/ja active Granted
-
1984
- 1984-01-25 US US06/573,610 patent/US4625299A/en not_active Expired - Fee Related
- 1984-01-30 EP EP84300557A patent/EP0117646B1/en not_active Expired
- 1984-01-30 DE DE8484300557T patent/DE3463870D1/de not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8026248B2 (en) | 1998-03-27 | 2011-09-27 | Janssen Pharmaceutica N.V. | HIV inhibiting pyrimidine derivatives |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3463870D1 (en) | 1987-06-25 |
| JPS59151386A (ja) | 1984-08-29 |
| EP0117646B1 (en) | 1987-05-20 |
| EP0117646A3 (en) | 1985-05-22 |
| US4625299A (en) | 1986-11-25 |
| EP0117646A2 (en) | 1984-09-05 |
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