JPH069199B2 - 配線構造体およびその製造方法 - Google Patents

配線構造体およびその製造方法

Info

Publication number
JPH069199B2
JPH069199B2 JP59147510A JP14751084A JPH069199B2 JP H069199 B2 JPH069199 B2 JP H069199B2 JP 59147510 A JP59147510 A JP 59147510A JP 14751084 A JP14751084 A JP 14751084A JP H069199 B2 JPH069199 B2 JP H069199B2
Authority
JP
Japan
Prior art keywords
wiring layer
wiring
opening
layer
wiring structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59147510A
Other languages
English (en)
Other versions
JPS6127657A (ja
Inventor
喜夫 本間
助芳 恒川
夏樹 横山
浩 森崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP59147510A priority Critical patent/JPH069199B2/ja
Priority to KR1019850004971A priority patent/KR930007836B1/ko
Priority to DE8585108953T priority patent/DE3585180D1/de
Priority to EP85108953A priority patent/EP0168828B1/en
Publication of JPS6127657A publication Critical patent/JPS6127657A/ja
Priority to US07/129,393 priority patent/US4792842A/en
Publication of JPH069199B2 publication Critical patent/JPH069199B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/42—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a gas or vapour
    • H10P14/44—Physical vapour deposition [PVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は配線構造体、特に多層配線の上・下配線層もし
くは配線基板と配線層との接孔部の高信頼度化を実現す
ることの出来る配線構造体およびその製造方法に関す
る。
〔発明の背景〕
第１図を用いて従来の配線構造と製造方法の問題点につ
いて述べる。半導体集積回路等の高集積化に伴なつて、
素子間の相互接続等を行なうための配線においても、各
層配線間および配線と基板との接続部（以下まとめて接
続部と略記する）も微細化され、接続孔の深さの径（も
しくは狭い方の幅）に対する比（以下アスペクト比と記
す）も大きくなり、接続部の信頼性は低下する傾向にあ
る。これを防止するために従来は第１図(a)もしくは(b)
に示す様な２重配線層が用いられてきた。第１図(a)
（Ｃ．Ｙ．Tiry，Ｊ．Vac．Sic．Technol．，２１(1)
（１９８２）ｐ１４）は基板１０表面の絶縁層１１に形
成された接続孔１４内から絶縁層１１の表面上に延びる
第１の配線層１２とＡｌを主とする合金等の低抵抗材料
からなる第２の配線層１３が成形されている状態を示
す。一般に第１の配線層１２はＴｉＮやＴｉＷ，Ｗ，Ｍ
ｏ等の遷移金属もしくはその化合物等によって構成さ
れ、第２の配線層１３と基板１０表面との反応を防止す
る役割を果たす為であることが示されている。しかるに
従来の方法においては第１，第２の配線層１２，１３の
形成を真空蒸着法やスパッタリング法等によって行なつ
ていたため、接続孔１４下部のＡ部において第１の配線
層１２が薄くなつてしまう。この薄くなる度合いは接続
孔１４のアスペクト比と配線層１２の形成法、さらには
配線層１２の厚さによって変化する。一般には接続孔１
２のアスペクト比が約１の場合、その段差被覆係数は0.
1〜0.5に低下する。この様にＡ部における第１の配線層
１２の厚さが減少すると、上記の反応防止効果が低下
し、配線としての信頼性が低下する。さらに第２の配線
層１３の厚さもＡ部において低下するために、配線の電
流容量も低下する。これに代わる構造としては選択気相
成長法（以下選択ＣＶＤと記す）によって形成された、
第１図(b)に示す構造が知られている(C.E.Miller,Solid
State Technol.,Dec.1982,82)同図においては基板１０
表面の絶縁層１１に形成された接続孔１４内にＷやＭｏ
等の遷移金属が第１の配線層１２として選択的に形成し
埋込まれ、その上にスパッタリング法等によって第２の
配線層１３が形成されている。この方法においては接続
孔１４内に第１の配線層１２がほぼ完全に埋め込まれる
ために、第２の配線層１３の段差被覆性と電流容量は改
善される。しかしながら選択ＣＶＤ法によって形成した
第１の配線層１２は絶縁層１１との間に隙間を生ずるた
めに、やはり同図Ａ′部において第１の配線層１２が薄
くなり、やはり第２の配線層１３と基板１０との間の反
応防止効果は低下してしまう。以上に述べてきた様に従
来用いられてきた膜形成方法によっては十分に信頼度の
高い微細配線を形成することは困難であつた。
〔発明の目的〕
本発明の目的は上記従来の配線の欠点を克服する新しい
構造の配線を提供することにある。特に従来の接続孔側
壁下部における信頼性低下の問題を大幅に改善し得る配
線を提供することを目的とする。
〔発明の概要〕
本発明においては、上記の配線の接続孔内部の配線層の
構造に対して接続孔の内部の下方部に反応防止のための
第１の配線層を厚く形成した構造とすることによって配
線の信頼性を著しく向上させたものである。またこの様
な構造を実現する方法としてバイアススパッタ法を用い
た。この金属や導体のバイアススパッタ法の内容は発明
者らによる特開昭57−152192に示されている。このバイ
アススパッタ法を用いると、溝や孔の側壁下部に膜が厚
く形成され、次第に溝や孔が埋め込まれて平坦化される
ことが、その後の検討によって見出された。しかもこの
バイアススパッタ法を用いると従来よりも緻密で、基板
や絶縁層との接着力の優れた膜が形成できることがわか
つた。
〔発明の実施例〕
以下本発明の実施例を第２図によって説明する。
（実施例１） 第２図(a)を用いて説明する。集積回路用Ｓｉ基板２０
上に厚さ１μｍの絶縁層２１が形成され、所定位置に１
μｍ角の接続孔２４が開口されている。この上に再スパ
ッタ率５０％のバイアススパッタ法によって平坦部で0.
2μｍ厚のＷ膜を被着し、次いで第２の配線層２３とし
て膜厚１μｍのＡｌ−３％Ｃｕ合金を同じ条件のバイア
ススパッタ法によって形成した。本配線においては、接
続孔２４側壁下部Ｂにおける上記第１層の膜厚は0.3μ
ｍ以上と、従来のスパッタ法によって形成した場合の膜
厚の４〜５倍に向上した。これによってＳｉ基板２０と
第２の配線２３の反応防止が実現し、同じ0.2μｍ厚の
第１の配線層を用いた従来配線に対して寿命は２倍以上
に向上した。
（実施例２） 第２図(b)を用いて説明する。基板２０と絶縁層２１及
び接続孔２４は実施例１と同じとした。第１の配線層２
２を、本実施例においては再スパッタ率８０％の条件
で、ＴｉＮ膜を反応性のバイアススパッタリングによっ
て0.2μｍの厚さに形成した。ただし再スパッタ率が大
きい場合は、基板２０や絶縁層２１表面がエツチングさ
れて第１の配線層２２に混入して純度を低下させる可能
性があるため、予め厚さ0.5μｍの、通常のスパッタ法
による第１の配線層２２ａを被着し、次いで上記再スパ
ッタ率でのバイアススパッタリングによって第１の配線
層２２ｂを形成し、膜厚を合わせて0.2μｍとした。な
お通常のスパッタリング法による第１の配線層２２ａは
ＴｉＮでなくＴｉであつても良い。Ｔｉを用いると、基
板２０とＡｌ−３％Ｃｕ合金からなる第２の配線層２３
との反応防止効果を殆ど損うことなしに、基板２０と第
２の配線層２３との接触抵抗を低減させることができ
た。なお第１の配線層２２ａ，２２ｂは相互に同種物質
であつても異種物質であつても良く、両者を合わせた膜
厚が接続孔側壁下部で上部より厚くなつていれば良い。
なお以上の実施例において、基板材料はＳｉの場合につ
いて述べやが、これに限られるものではなく他の絶縁性
もしくは金属基板であつても良い。また接続孔は基板と
配線層を接続するために用いられる場合について述べた
が、これに限られるものではなく、上・下配線層間の接
続に用いても良い。
さらにいずれの場合も第２の配線層下の全面に第１の配
線層が形成されている場合について述べたが、例えばエ
ツチバツク法等を用いて、第１の配線層が接続孔内部に
のみ残された構造としても良い。また第２の配線層とし
てはＡｌ，Ｃｕ合金などの他各種のＡｌを主成分とする
合金、さらにはＡｌ・Ｘ／Ｙ／Ａｌ・Ｚ構造等の層状配
線であつても良い。ただしここでＸ，Ｙ，ＺとはＡｌ以
外の貴金属や遷移金属やそれらの合金、さらには窒化物
や硅化物等であつても良い。またＸ，Ｙ，Ｚは同種の物
質であつても異種物質であつても良い。
本発明において、孔内における第２の層は、上記のよう
にバイアススパッタ法で形成するのが好ましく、再スパ
ッタ率は、ほぼ５０〜９０％とすると好ましい結果が得
られる。再スパッタ率がほぼ５０％以下になると、充填
層内に空洞が生ずることがある。また、９０％以上にな
ると、膜の堆積速度が極度に遅くなつてしまう。
第１の層は、これのみで充填するのではないからほぼ２
０％以上の再スパッタ率としたバイアススパッタ法によ
って良好な結果が得られる。
〔発明の効果〕
上記説明において述べたように、本発明の配線において
は、所望の配線層と他の部分や材料との反応防止効果が
著しく向上する。また配線層と基板表面絶縁層との接着
性改善効果も向上するために、信頼性が著しく向上す
る。
【図面の簡単な説明】
第１図は従来の配線を説明する図、第２図は本発明の実
施例を説明するための図である。 １０，２０……基板、１１，２１……絶縁層、１２，２
２……第１の配線層、１３，２３……第２の配線層、１
４，２４……接続孔。
フロントページの続き (72)発明者 森崎 浩 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭59−2352（ＪＰ，Ａ) 特開 昭59−66150（ＪＰ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の表面上に形成された開口部を
    有する絶縁膜と、上記開口部の底部から上記開口部の側
    部を経て上記開口部の上端部に延在する、遷移金属、遷
    移金属を含む合金および遷移金属の化合物からなる群か
    ら選択された材料からなる第１の配線層と、当該第１の
    配線層層上に形成された上記開口部内から上記絶縁膜の
    上面上に延在する第２の配線層を有し、上記開口部の下
    端部における上記第１の配線層の膜厚は、上記開口部の
    上端部における上記第１の配線層の膜厚より大きいこと
    を特徴とする配線構造体。
  2. 【請求項２】上記第１の配線層はＴｉＮ、ＴｉＷ、Ｗ、
    Ｍｏ、Ｗの化合物およびＭｏの化合物からなる群から選
    択された材料からなる膜であることを特徴とする特許請
    求の範囲第１項記載の配線構造体。
  3. 【請求項３】上記第２の配線層はＡｌを主成分とする合
    金からなる膜であることを特徴とする特許請求の範囲第
    １項若しくは第２項記載の配線構造体。
  4. 【請求項４】開口部を有する絶縁膜を半導体基板の表面
    上に形成する工程と、上記開口部の底部から上記開口部
    の側部を経て上記開口部の上端部に延在する遷移金属、
    遷移金属を含む合金および遷移金属の化合物からなる群
    から選択された材料からなる第１の配線層を、バイアス
    スパッタによって形成する工程と、上記開口部内から上
    記絶縁膜の上面上に延在する第２の配線層を、上記第１
    の配線層上に形成する工程を含むことを特徴とする配線
    構造体の製造方法。
  5. 【請求項５】上記第２の配線層は、再スパッタ率５０％
    〜９０％のバイアススパッタによって形成されることを
    特徴とする特許請求の範囲第４項記載の配線構造体の製
    造方法。
  6. 【請求項６】上記第１の配線層は、再スパッタ率２０％
    以上のバイアススパッタによって形成されることを特徴
    とする特許請求の範囲第４項若しくは第５項記載の配線
    構造体の製造方法。
JP59147510A 1984-07-18 1984-07-18 配線構造体およびその製造方法 Expired - Lifetime JPH069199B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP59147510A JPH069199B2 (ja) 1984-07-18 1984-07-18 配線構造体およびその製造方法
KR1019850004971A KR930007836B1 (ko) 1984-07-18 1985-07-12 반도체장치 및 그 제조방법
DE8585108953T DE3585180D1 (de) 1984-07-18 1985-07-17 Verfahren zum herstellen einer halbleiteranordnung mit leiterschichten.
EP85108953A EP0168828B1 (en) 1984-07-18 1985-07-17 Method for manufacturing a semiconductor device having wiring layers
US07/129,393 US4792842A (en) 1984-07-18 1987-11-24 Semiconductor device with wiring layer using bias sputtering

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59147510A JPH069199B2 (ja) 1984-07-18 1984-07-18 配線構造体およびその製造方法

Publications (2)

Publication Number Publication Date
JPS6127657A JPS6127657A (ja) 1986-02-07
JPH069199B2 true JPH069199B2 (ja) 1994-02-02

Family

ID=15431982

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59147510A Expired - Lifetime JPH069199B2 (ja) 1984-07-18 1984-07-18 配線構造体およびその製造方法

Country Status (5)

Country Link
US (1) US4792842A (ja)
EP (1) EP0168828B1 (ja)
JP (1) JPH069199B2 (ja)
KR (1) KR930007836B1 (ja)
DE (1) DE3585180D1 (ja)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3650612T2 (de) * 1985-05-13 1997-08-21 Nippon Telegraph & Telephone Verfahren zur Planarisierung einer dünnen Al-Schicht
US4884123A (en) * 1987-02-19 1989-11-28 Advanced Micro Devices, Inc. Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US5175608A (en) * 1987-06-30 1992-12-29 Hitachi, Ltd. Method of and apparatus for sputtering, and integrated circuit device
EP0300414B1 (en) * 1987-07-20 1994-10-12 Nippon Telegraph And Telephone Corporation Method of connecting wirings through connection hole
JPS6482547A (en) * 1987-09-24 1989-03-28 Tadahiro Omi Semiconductor device
JPH0680736B2 (ja) * 1987-10-21 1994-10-12 工業技術院長 配線の形成方法
US5132775A (en) * 1987-12-11 1992-07-21 Texas Instruments Incorporated Methods for and products having self-aligned conductive pillars on interconnects
US5055423A (en) * 1987-12-28 1991-10-08 Texas Instruments Incorporated Planarized selective tungsten metallization system
US5266835A (en) * 1988-02-02 1993-11-30 National Semiconductor Corporation Semiconductor structure having a barrier layer disposed within openings of a dielectric layer
FR2634317A1 (fr) * 1988-07-12 1990-01-19 Philips Nv Procede pour fabriquer un dispositif semiconducteur ayant au moins un niveau de prise de contact a travers des ouvertures de contact de petites dimensions
JPH02178923A (ja) * 1988-12-29 1990-07-11 Fujitsu Ltd 半導体装置の製造方法
JP2537413B2 (ja) * 1989-03-14 1996-09-25 三菱電機株式会社 半導体装置およびその製造方法
US5108951A (en) * 1990-11-05 1992-04-28 Sgs-Thomson Microelectronics, Inc. Method for forming a metal contact
US6271137B1 (en) 1989-11-30 2001-08-07 Stmicroelectronics, Inc. Method of producing an aluminum stacked contact/via for multilayer
US5658828A (en) * 1989-11-30 1997-08-19 Sgs-Thomson Microelectronics, Inc. Method for forming an aluminum contact through an insulating layer
US6242811B1 (en) 1989-11-30 2001-06-05 Stmicroelectronics, Inc. Interlevel contact including aluminum-refractory metal alloy formed during aluminum deposition at an elevated temperature
US5472912A (en) * 1989-11-30 1995-12-05 Sgs-Thomson Microelectronics, Inc. Method of making an integrated circuit structure by using a non-conductive plug
US6287963B1 (en) 1990-11-05 2001-09-11 Stmicroelectronics, Inc. Method for forming a metal contact
KR100214036B1 (ko) * 1991-02-19 1999-08-02 이데이 노부유끼 알루미늄계 배선형성방법
JP2946978B2 (ja) * 1991-11-29 1999-09-13 ソニー株式会社 配線形成方法
US6051490A (en) * 1991-11-29 2000-04-18 Sony Corporation Method of forming wirings
EP0594300B1 (en) * 1992-09-22 1998-07-29 STMicroelectronics, Inc. Method for forming a metal contact
US5356836A (en) * 1993-08-19 1994-10-18 Industrial Technology Research Institute Aluminum plug process
US5409861A (en) * 1993-09-15 1995-04-25 Hyundai Electronics Industries Co., Ltd. Method of forming a via plug in a semiconductor device
USRE36475E (en) 1993-09-15 1999-12-28 Hyundai Electronics Industries Co., Ltd. Method of forming a via plug in a semiconductor device
KR100281887B1 (ko) * 1994-01-18 2001-03-02 윤종용 반도체장치의 제조방법
SG42438A1 (en) * 1995-09-27 1997-08-15 Motorola Inc Process for fabricating a CVD aluminium layer in a semiconductor device
US5730835A (en) * 1996-01-31 1998-03-24 Micron Technology, Inc. Facet etch for improved step coverage of integrated circuit contacts
US6420786B1 (en) 1996-02-02 2002-07-16 Micron Technology, Inc. Conductive spacer in a via
US6376781B1 (en) 1996-05-03 2002-04-23 Micron Technology, Inc. Low resistance contacts fabricated in high aspect ratio openings by resputtering
US5929526A (en) * 1997-06-05 1999-07-27 Micron Technology, Inc. Removal of metal cusp for improved contact fill
US7253109B2 (en) 1997-11-26 2007-08-07 Applied Materials, Inc. Method of depositing a tantalum nitride/tantalum diffusion barrier layer system
WO1999027579A1 (en) 1997-11-26 1999-06-03 Applied Materials, Inc. Damage-free sculptured coating deposition
US6274486B1 (en) 1998-09-02 2001-08-14 Micron Technology, Inc. Metal contact and process
US6423626B1 (en) 1998-11-02 2002-07-23 Micron Technology, Inc. Removal of metal cusp for improved contact fill
US6261946B1 (en) * 1999-01-05 2001-07-17 Advanced Micro Devices, Inc. Method for forming semiconductor seed layers by high bias deposition
US6537427B1 (en) 1999-02-04 2003-03-25 Micron Technology, Inc. Deposition of smooth aluminum films
US9240378B2 (en) * 2014-05-16 2016-01-19 Taiwan Semiconductor Manufacturing Company Ltd. Method of forming a copper layer using physical vapor deposition

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS543480A (en) * 1977-06-09 1979-01-11 Fujitsu Ltd Manufacture of semiconductor device
US4158613A (en) * 1978-12-04 1979-06-19 Burroughs Corporation Method of forming a metal interconnect structure for integrated circuits
US4161430A (en) * 1978-12-04 1979-07-17 Burroughs Corporation Method of forming integrated circuit metal interconnect structure employing molybdenum on aluminum
JPS592352A (ja) * 1982-06-28 1984-01-07 Toshiba Corp 半導体装置の製造方法
FR2530383A1 (fr) * 1982-07-13 1984-01-20 Thomson Csf Circuit integre monolithique comprenant une partie logique schottky et une memoire programmable a fusibles
JPH0620067B2 (ja) * 1982-10-08 1994-03-16 株式会社東芝 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP0168828A2 (en) 1986-01-22
US4792842A (en) 1988-12-20
KR930007836B1 (ko) 1993-08-20
EP0168828B1 (en) 1992-01-15
EP0168828A3 (en) 1987-08-12
KR860001495A (ko) 1986-02-26
DE3585180D1 (de) 1992-02-27
JPS6127657A (ja) 1986-02-07

Similar Documents

Publication Publication Date Title
JPH069199B2 (ja) 配線構造体およびその製造方法
JP2516307B2 (ja) 耐熱金属でキャップした低抵抗率の導体構造およびその形成方法
JP3925780B2 (ja) 触媒及び化学気相蒸着法を用いて銅配線及び薄膜を形成する方法
US6617242B1 (en) Method for fabricating interlevel contacts of aluminum/refractory metal alloys
US6232665B1 (en) Silicon-doped titanium wetting layer for aluminum plug
JP3330495B2 (ja) 電気的相互接続用薄膜金属バリア層
EP1154467A2 (en) Bi-layer etch stop for inter-level via
US6492260B1 (en) Method of fabricating damascene metal wiring
US6335570B2 (en) Semiconductor device and manufacturing method thereof
US20040152295A1 (en) Sacrificial metal liner for copper
WO2002013233A3 (en) Formation of self-aligned passivation for interconnect to minimize electromigration
US7098537B2 (en) Interconnect structure diffusion barrier with high nitrogen content
US6005277A (en) ARC layer enhancement for reducing metal loss during via etch
EP1121717A1 (en) Improved methods for barrier layer formation
US6147409A (en) Modified multilayered metal line structure for use with tungsten-filled vias in integrated circuit structures
US6417568B1 (en) Semiconductor device
JP4221737B2 (ja) 金属配線製造方法
JP3671607B2 (ja) 半導体装置およびその製造方法
US6242811B1 (en) Interlevel contact including aluminum-refractory metal alloy formed during aluminum deposition at an elevated temperature
JP3445557B2 (ja) チタン−タンタル障壁層薄膜及びその形成方法
JP2983098B2 (ja) 半導体装置の製造方法
JPH1079358A (ja) スパッタ法
JPH0695516B2 (ja) 半導体装置
JPH0888227A (ja) 配線及びその形成方法
JPH06163705A (ja) 導電膜積層配線構造を有する半導体装置