JPH069231B2 - 受光素子の製造方法 - Google Patents
受光素子の製造方法Info
- Publication number
- JPH069231B2 JPH069231B2 JP59019615A JP1961584A JPH069231B2 JP H069231 B2 JPH069231 B2 JP H069231B2 JP 59019615 A JP59019615 A JP 59019615A JP 1961584 A JP1961584 A JP 1961584A JP H069231 B2 JPH069231 B2 JP H069231B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- surface portion
- layer
- high surface
- carrier concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
Landscapes
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （技術分野） 本発明はフォトダイオードと電界効果トランジスタを同
一半導体基板の上に一体化した受光素子の製造方法に関
する。
一半導体基板の上に一体化した受光素子の製造方法に関
する。
（従来技術） 近来、特に１μｍの長波長帯の光ファイバ通信に於いて
ＰＩＮフォトダイオードと電界効果トランジスタ（以下
ＦＥＴと略記する）を用いたPIN−ＦＥＴと呼ばれる受
光素子がアバランシェフォトダイオード同じく優れた性
能を持つ受光素子として脚光を浴びている。ＰＩＮ−Ｆ
ＥＴとしてはＰＩＮフオトダイオードとＧａＡｓ−FET
を用いたものが現在のところ実用に供せられているが、
更に装置を小型化し、浮遊容量を低減して高速応答を図
ることを目的に両者を同一半導体基板の上に一体化した
構造のものが作製されている。
ＰＩＮフォトダイオードと電界効果トランジスタ（以下
ＦＥＴと略記する）を用いたPIN−ＦＥＴと呼ばれる受
光素子がアバランシェフォトダイオード同じく優れた性
能を持つ受光素子として脚光を浴びている。ＰＩＮ−Ｆ
ＥＴとしてはＰＩＮフオトダイオードとＧａＡｓ−FET
を用いたものが現在のところ実用に供せられているが、
更に装置を小型化し、浮遊容量を低減して高速応答を図
ることを目的に両者を同一半導体基板の上に一体化した
構造のものが作製されている。
例えば、大仲等「InGaAsモノシリックPIN−PD/JFET受光
素子」（電子通信学会技術研究報告OQE83−70，47〜54
頁）に、半絶縁性InP基板の上にInGaAs層を成長させ、
そこにPINフォトダイオードと接合型ＦＥＴを一体化し
て形成したPIN-FETが発表されている。
素子」（電子通信学会技術研究報告OQE83−70，47〜54
頁）に、半絶縁性InP基板の上にInGaAs層を成長させ、
そこにPINフォトダイオードと接合型ＦＥＴを一体化し
て形成したPIN-FETが発表されている。
第１図は従来のＰＩＮ−ＦＥＴの一例の断面図である。
このPIN-FETは、前述の大仲等によるPIN-FETを示したも
のである。第１図において、１１は半絶縁性InP基板、
１２はこのInP基板11の上に液相成長法によつて形成さ
れたIn0.53Ga0.47As層、１３はAu/Sn/Au層、１４はAu
層、１５はパッシベーション用のポリイミド層、161,16
2及び１７はZnの拡散領域である。拡散はゲートのボン
ディングパッド部の接合容量を低減するための半絶縁性
InP基板１１に達する深い拡散と、ゲート及び受光部を
形成するための浅い拡散から成り、深い拡散工程で拡散
領域１７が作られ、又浅い拡散によって拡散領域１６１
及び162が作られる。拡散領域１６２はＰＩＮフォトダ
イオードのＰ側領域となり、又拡散領域１６１は接合型
ＦＥＴのゲート領域となる。
のである。第１図において、１１は半絶縁性InP基板、
１２はこのInP基板11の上に液相成長法によつて形成さ
れたIn0.53Ga0.47As層、１３はAu/Sn/Au層、１４はAu
層、１５はパッシベーション用のポリイミド層、161,16
2及び１７はZnの拡散領域である。拡散はゲートのボン
ディングパッド部の接合容量を低減するための半絶縁性
InP基板１１に達する深い拡散と、ゲート及び受光部を
形成するための浅い拡散から成り、深い拡散工程で拡散
領域１７が作られ、又浅い拡散によって拡散領域１６１
及び162が作られる。拡散領域１６２はＰＩＮフォトダ
イオードのＰ側領域となり、又拡散領域１６１は接合型
ＦＥＴのゲート領域となる。
PIN-FETの受信感度を高めるために、接合型ＦＥＴの相
互コンダクタンスとしては大きいことが望ましく、In
0.53Ga0.47Ａｓ層１２のキャリア濃度としてはｎ＝5×1
016cm-3程度か好い。一方、ＰＩＮフォトダイオードの
接合容量は小さいことが望ましく、そのためにはキャリ
ア濃度は低い程好い。気相成長法を用いると、キャリア
濃度はｎ＝1×1015cm-3程度にまで低減させることが可
能である。従って、第１図に示した構造では接合型FET
とＰＩＮフォトダイオードのそれぞれに最適なキャリア
濃度を同時に実現することは不可能であるという欠点が
あった。
互コンダクタンスとしては大きいことが望ましく、In
0.53Ga0.47Ａｓ層１２のキャリア濃度としてはｎ＝5×1
016cm-3程度か好い。一方、ＰＩＮフォトダイオードの
接合容量は小さいことが望ましく、そのためにはキャリ
ア濃度は低い程好い。気相成長法を用いると、キャリア
濃度はｎ＝1×1015cm-3程度にまで低減させることが可
能である。従って、第１図に示した構造では接合型FET
とＰＩＮフォトダイオードのそれぞれに最適なキャリア
濃度を同時に実現することは不可能であるという欠点が
あった。
（発明の目的） 本発明の目的は、上記欠点を除去し、接合型ＦＥＴとＰ
ＩＮフォトダイオードをそれぞれ独立に最適設計を図る
ことを可能とならしめる一体化構造の受光素子の製造方
法を提供することにある。
ＩＮフォトダイオードをそれぞれ独立に最適設計を図る
ことを可能とならしめる一体化構造の受光素子の製造方
法を提供することにある。
（発明の構成） 本発明の特徴は、半絶縁性半導体基板の表面を選択的に
除去して高い表面部と低い表面部とから段差形状を形成
する工程と、前記低い表面部上から前記高い表面部上に
かけて第１のキャリア濃度を有する一導電型の第１の半
導体層を形成する工程と、前記高い表面部上の前記第１
の半導体層を除去して該高い表面部を露出させ、前記低
い表面上の前記第１の半導体層を残余せしめる工程と、
露出せる前記高い表面部上から残余せる前記第１の半導
体層上にかけて前記第１のキャリア濃度より高濃度の第
２のキャリア濃度を有する一導電型の第２の半導体層を
形成する工程とを有し、前記低い表面部上において、前
記第２の半導体層を貫通して前記第１の半導体層に達す
る反対導電型の第１の領域と該第１の半導体層とからフ
ォトダイオードを形成し、かつ、前記高い表面部上にお
いて、前記第２の半導体層に設けられた反対導電型の第
２の領域をゲートとし該第２の半導体層の表面の該ゲー
トの両側に設けられた電極をそれぞれソースおよびドレ
インとする接合型電界効果トランジスタを形成する受光
素子の製造方法にある。
除去して高い表面部と低い表面部とから段差形状を形成
する工程と、前記低い表面部上から前記高い表面部上に
かけて第１のキャリア濃度を有する一導電型の第１の半
導体層を形成する工程と、前記高い表面部上の前記第１
の半導体層を除去して該高い表面部を露出させ、前記低
い表面上の前記第１の半導体層を残余せしめる工程と、
露出せる前記高い表面部上から残余せる前記第１の半導
体層上にかけて前記第１のキャリア濃度より高濃度の第
２のキャリア濃度を有する一導電型の第２の半導体層を
形成する工程とを有し、前記低い表面部上において、前
記第２の半導体層を貫通して前記第１の半導体層に達す
る反対導電型の第１の領域と該第１の半導体層とからフ
ォトダイオードを形成し、かつ、前記高い表面部上にお
いて、前記第２の半導体層に設けられた反対導電型の第
２の領域をゲートとし該第２の半導体層の表面の該ゲー
トの両側に設けられた電極をそれぞれソースおよびドレ
インとする接合型電界効果トランジスタを形成する受光
素子の製造方法にある。
（実施例） 次に、本発明の実施例について図面を用いて説明する。
第２図(a)〜(c)は本発明の一実施例の製造方法を説明す
るための工程順に示した断面図である。
るための工程順に示した断面図である。
まず、第２図(a)に示すように、半絶縁性のInP基板２１
をエッチして３μｍ程度の段差部を形成する。次に、全
表面に第１のキャリア濃度ｎ1を含有する第１の半導体
層としてＳｉ等をｎ1＝１×1015cm-3程度含有するＮ型
のIn0.53Ga0.47As層２２を気相成長法によって約３μｍ
の厚さに成長させる。
をエッチして３μｍ程度の段差部を形成する。次に、全
表面に第１のキャリア濃度ｎ1を含有する第１の半導体
層としてＳｉ等をｎ1＝１×1015cm-3程度含有するＮ型
のIn0.53Ga0.47As層２２を気相成長法によって約３μｍ
の厚さに成長させる。
次に、第２図(b)に示すように、高い方の段差部の表面
上に成長したIn0.53Ga0.47As層２２をエッチング除去
し、表面をほぼ平坦にする。このとき、図示するように
Ｖ字形溝が生じるが、この溝はできる限り小さい方が好
ましい。次に、第１のキャリア濃度ｎ1より高濃度の第
２のキャリア濃度ｎ2（ｎ2＞ｎ1）を有する第２の半導
体層としてＳｉ等をｎ2＝5×1015cm-3程度含有するＮ型
のIn0.53Ga0.47As層２３を気相成長法によって約１μｍ
の厚さに成長する。
上に成長したIn0.53Ga0.47As層２２をエッチング除去
し、表面をほぼ平坦にする。このとき、図示するように
Ｖ字形溝が生じるが、この溝はできる限り小さい方が好
ましい。次に、第１のキャリア濃度ｎ1より高濃度の第
２のキャリア濃度ｎ2（ｎ2＞ｎ1）を有する第２の半導
体層としてＳｉ等をｎ2＝5×1015cm-3程度含有するＮ型
のIn0.53Ga0.47As層２３を気相成長法によって約１μｍ
の厚さに成長する。
次に、第２図(c)に示すように、Ｚｎ等のＰ型不純物を
拡散してＩｎＰ基板２１に達する深いＰ型の拡散領域２
４を形成した後、同じＰ型の浅い拡散領域２５１，２５
２を形成する。拡散領域251,２５２の深さはそれぞれ0.
5μｍ，1.2μｍにする。次に、Au/Sn/Au層２６，Ａｕ層
２７で電極を形成し、パシベーション用のポリイミド層
２８を塗布する。
拡散してＩｎＰ基板２１に達する深いＰ型の拡散領域２
４を形成した後、同じＰ型の浅い拡散領域２５１，２５
２を形成する。拡散領域251,２５２の深さはそれぞれ0.
5μｍ，1.2μｍにする。次に、Au/Sn/Au層２６，Ａｕ層
２７で電極を形成し、パシベーション用のポリイミド層
２８を塗布する。
Ｐ型拡散領域２５２とＮ型のIn0.53Ga0.47As層２２とで
フォトダイオードの受光部を構成し、深い拡散領域２４
はそのボンディング部となる。また、Ｐ型拡散領域２５
１はゲートとなり、その両側に形成された二つのAu/Sn/
Au層２６，Ａｕ層２７がそれぞれソース，ドレインとな
る接合型ＦＥＴが形成される。
フォトダイオードの受光部を構成し、深い拡散領域２４
はそのボンディング部となる。また、Ｐ型拡散領域２５
１はゲートとなり、その両側に形成された二つのAu/Sn/
Au層２６，Ａｕ層２７がそれぞれソース，ドレインとな
る接合型ＦＥＴが形成される。
（発明の効果） 以上詳細に説明したように、本発明によれば、接合型Ｆ
ＥＴの活性層とフォトダイオードの光吸収層のキャリア
濃度をそれぞれ独立に設計できる。接合型ＦＥＴのゲー
ト長及びゲート幅をそれぞれ５μｍ及び100μｍとする
と相互コンダクタンスとして１５ｍＳが得られるがこの
値はGaAsFET並みの大きな値である。又、フォトダイオ
ードの受光径８０μｍφとすると５Ｖの逆方向電圧をか
けることによりフォトダイオードの接合容量は0.2ｐＦ
と小さな値が得られる。
ＥＴの活性層とフォトダイオードの光吸収層のキャリア
濃度をそれぞれ独立に設計できる。接合型ＦＥＴのゲー
ト長及びゲート幅をそれぞれ５μｍ及び100μｍとする
と相互コンダクタンスとして１５ｍＳが得られるがこの
値はGaAsFET並みの大きな値である。又、フォトダイオ
ードの受光径８０μｍφとすると５Ｖの逆方向電圧をか
けることによりフォトダイオードの接合容量は0.2ｐＦ
と小さな値が得られる。
第１図は従来のPIN-FETの一例の断面図、第２図(a)〜
(c)は本発明の一実施例の製造方法を説明するための工
程順に示した断面図である。 １１……半絶縁性ＩｎＰ基板、１２……In0.53Ga0.47As
層、１３……Au/Sn/Au層、１４……Ａｕ層、１５……ポ
リイミド層、１７……Ｐ型拡散領域、２１……半絶縁性
ＩｎＰ基板、２２……In0.53Ga0.47As層（第１の半導体
層）、２３……In0.53Ga0.47As層（第２の半導体層）、
２４……Ｐ型拡散領域、２６……Au/Sn/Au層、２７……
Ａｎ層、２８……ポリイミド層、１６１，162……Ｐ型
拡散領域、２５１，２５２……Ｐ型拡散領域。
(c)は本発明の一実施例の製造方法を説明するための工
程順に示した断面図である。 １１……半絶縁性ＩｎＰ基板、１２……In0.53Ga0.47As
層、１３……Au/Sn/Au層、１４……Ａｕ層、１５……ポ
リイミド層、１７……Ｐ型拡散領域、２１……半絶縁性
ＩｎＰ基板、２２……In0.53Ga0.47As層（第１の半導体
層）、２３……In0.53Ga0.47As層（第２の半導体層）、
２４……Ｐ型拡散領域、２６……Au/Sn/Au層、２７……
Ａｎ層、２８……ポリイミド層、１６１，162……Ｐ型
拡散領域、２５１，２５２……Ｐ型拡散領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8422−4Ｍ Ｈ０１Ｌ 31/10 Ａ
Claims (1)
- 【請求項１】半絶縁性半導体基板の表面を選択的に除去
して高い表面部と低い表面部とから段差形状を形成する
工程と、前記低い表面部上から前記高い表面部上にかけ
て第１のキャリア濃度を有する一導電型の第１の半導体
層を形成する工程と、前記高い表面部上の前記第１の半
導体層を除去して該高い表面部を露出させ、前記低い表
面上の前記第１の半導体層を残余せしめる工程と、露出
せる前記高い表面部上から残余せる前記第１の半導体上
にかけて前記第１のキャリア濃度より高濃度の第２のキ
ャリア濃度を有する一導電型の第２の半導体層を形成す
る工程とを有し、前記低い表面部上において、前記第２
の半導体層を貫通して前記第１の半導体層に達する反対
導電型の第１の領域と該第１の半導体層とからフォトダ
イオードを形成し、かつ、前記高い表面部上において、
前記第２の半導体層に設けられた反対導電型の第２の領
域をゲートとし該第２の半導体層の表面の該ゲートの両
側に設けられた電極をそれぞれソースおよびドレインと
する接合型電界効果トランジスタを形成することを特徴
とする受光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59019615A JPH069231B2 (ja) | 1984-02-06 | 1984-02-06 | 受光素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59019615A JPH069231B2 (ja) | 1984-02-06 | 1984-02-06 | 受光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60164355A JPS60164355A (ja) | 1985-08-27 |
| JPH069231B2 true JPH069231B2 (ja) | 1994-02-02 |
Family
ID=12004087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59019615A Expired - Lifetime JPH069231B2 (ja) | 1984-02-06 | 1984-02-06 | 受光素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069231B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2670553B2 (ja) * | 1986-08-15 | 1997-10-29 | 日本電信電話株式会社 | 半導体受光・増幅装置 |
| JPH0242768A (ja) * | 1988-08-01 | 1990-02-13 | Sharp Corp | 回路内蔵受光素子 |
-
1984
- 1984-02-06 JP JP59019615A patent/JPH069231B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60164355A (ja) | 1985-08-27 |
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