JPH069262B2 - 超電導デバイス - Google Patents
超電導デバイスInfo
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- JPH069262B2 JPH069262B2 JP59196830A JP19683084A JPH069262B2 JP H069262 B2 JPH069262 B2 JP H069262B2 JP 59196830 A JP59196830 A JP 59196830A JP 19683084 A JP19683084 A JP 19683084A JP H069262 B2 JPH069262 B2 JP H069262B2
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- semiconductor layer
- superconducting device
- film
- control electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/10—Junction-based devices
- H10N60/128—Junction-based devices having three or more electrodes, e.g. transistor-like structures
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、極低温で動作する超電導デバイスに係り、特
に半導体中をトンネルする超電導及び常電導電子の数を
制御電極に印加する電圧によって制御する超電導スイッ
チングデバイスに関する。
に半導体中をトンネルする超電導及び常電導電子の数を
制御電極に印加する電圧によって制御する超電導スイッ
チングデバイスに関する。
半導体を使用し、デバイスの特性を制御するための電極
構造を有する超電導デバイスとしては、Ｔ．Ｄ．Ｃlark
によって提案されたＪＯＦＥＴ（Ｊ．Ａppl． Ｐhys．
2736，51（1980））が知られている。ＪＯＦＥＴにおい
ては、ゲート電極からクーパ対が供給されるために、電
流利得は１を超えることができないという問題がある。
そのため回路利得が小さい。同種のデバイスとしては特
開昭57−176781号公報に記載された超電導デバイスが開
示されている。このデバイスでは、超電導転移温度Ｔｃ
以下の温度で超電導となり得る半導体材料を使用する
が、この場合のＴｃは一般に液体Ｈｅ温度（4.2゜Ｋ）
と同程度かあるいはそれよりも低く、そのため回路を安
定に動作させるためには4.2゜Ｋ以下に冷却する必要が
あった。
構造を有する超電導デバイスとしては、Ｔ．Ｄ．Ｃlark
によって提案されたＪＯＦＥＴ（Ｊ．Ａppl． Ｐhys．
2736，51（1980））が知られている。ＪＯＦＥＴにおい
ては、ゲート電極からクーパ対が供給されるために、電
流利得は１を超えることができないという問題がある。
そのため回路利得が小さい。同種のデバイスとしては特
開昭57−176781号公報に記載された超電導デバイスが開
示されている。このデバイスでは、超電導転移温度Ｔｃ
以下の温度で超電導となり得る半導体材料を使用する
が、この場合のＴｃは一般に液体Ｈｅ温度（4.2゜Ｋ）
と同程度かあるいはそれよりも低く、そのため回路を安
定に動作させるためには4.2゜Ｋ以下に冷却する必要が
あった。
このように、従来の、制御電極を有する超電導デバイス
においては、回路利得及び回路安定動作の点から満足で
きるものは無かった。
においては、回路利得及び回路安定動作の点から満足で
きるものは無かった。
本発明の目的は、その特性が電圧によって制御でき、し
かも電流利得の大きな高速スイッチング素子を提供する
ことにある。
かも電流利得の大きな高速スイッチング素子を提供する
ことにある。
本発明はこの目的を達成するために、使用温度において
常に常電導状態を保つ常電導材料から成る半導体上に設
けた第１及び第２の超電導電極と、該第１及び第２の超
電導電極の間の上記半導体の上部もしくは下部に絶縁膜
を介して形成された常電導もしくは超電導の制御電極を
有し、第１又は第２の超電導電極の一方と上記制御電極
との間に印加された電圧によって、第１及び第２の超電
導電極の間の超電導弱結合状態を変化させることにより
動作することを特徴とする。すなわち、半導体（層もし
くは基板）上に形成された２つの超電導電極の距離ｌ
を、該電極間に超電導トンネルによるジョセフソン電流
が流れる程度（０＜ｌ≦300nm）に接近させ、半導体を
超電導トンネルに対するトンネル障壁層として用い、ま
た半導体上に膜厚約10〜30nmの絶縁膜を介して設けた制
御電極に印加した電圧によって半導体中の空間電荷量を
変化させて、トンネル障壁の幅と高さとを変化させるこ
とによってデバイスを動作する点に特徴がある。従って
半導体はその超電導転移温度以下で使用する必要は無
い。また制御電極はクーパ対の供給には使用していない
ので、デバイスとしての利得を大きくすることができ
る。
常に常電導状態を保つ常電導材料から成る半導体上に設
けた第１及び第２の超電導電極と、該第１及び第２の超
電導電極の間の上記半導体の上部もしくは下部に絶縁膜
を介して形成された常電導もしくは超電導の制御電極を
有し、第１又は第２の超電導電極の一方と上記制御電極
との間に印加された電圧によって、第１及び第２の超電
導電極の間の超電導弱結合状態を変化させることにより
動作することを特徴とする。すなわち、半導体（層もし
くは基板）上に形成された２つの超電導電極の距離ｌ
を、該電極間に超電導トンネルによるジョセフソン電流
が流れる程度（０＜ｌ≦300nm）に接近させ、半導体を
超電導トンネルに対するトンネル障壁層として用い、ま
た半導体上に膜厚約10〜30nmの絶縁膜を介して設けた制
御電極に印加した電圧によって半導体中の空間電荷量を
変化させて、トンネル障壁の幅と高さとを変化させるこ
とによってデバイスを動作する点に特徴がある。従って
半導体はその超電導転移温度以下で使用する必要は無
い。また制御電極はクーパ対の供給には使用していない
ので、デバイスとしての利得を大きくすることができ
る。
以下、実施例を用いて本発明を詳細に説明する。
第１図に本発明の第１の実施例を示す。不純物濃度1015
cm-3以下のｎ形Ｓｉより成る基板１中に不純物Ｂを1018
〜1020cm-3導入して深さ１〜２μｍのｐ形制御電極２を
形成した。基板１はこのように極低温において、半絶縁
性となるような材料を用いることが望ましい。次いで、
基板１の表面を酸化して厚さ約30nmのＳｉＯ２から成る
絶縁膜３を形成した。続いて、気相成長法あるいは分子
線成長法によって厚さ約100nmのＳｉより成る半導体層
４を形成した。半導体層４はアモルファス状態及び多結
晶状態のいずれの場合でも、本発明の目的を達すること
ができた。半導体層４にｎ形の不純物（Ａｓあるいは
Ｐ）を５×1019〜1020cm-3の濃度に導入した。続いて線
幅約５μｍの帯状の第１及び第２の超電導電極５、６を
基板１の同じ側に形成する。該超電導電極を構成する材
料はＰｂ及びＰｂを主成分とした合金、Ｎｂ、Ｎｂ化合
物の中から選ばれることが、素子が液体ヘリウム中で動
作させ得るために望ましいが、これに限定されることは
ない。以上によって、本発明の超電導デバイスを作製す
ることができた。
cm-3以下のｎ形Ｓｉより成る基板１中に不純物Ｂを1018
〜1020cm-3導入して深さ１〜２μｍのｐ形制御電極２を
形成した。基板１はこのように極低温において、半絶縁
性となるような材料を用いることが望ましい。次いで、
基板１の表面を酸化して厚さ約30nmのＳｉＯ２から成る
絶縁膜３を形成した。続いて、気相成長法あるいは分子
線成長法によって厚さ約100nmのＳｉより成る半導体層
４を形成した。半導体層４はアモルファス状態及び多結
晶状態のいずれの場合でも、本発明の目的を達すること
ができた。半導体層４にｎ形の不純物（Ａｓあるいは
Ｐ）を５×1019〜1020cm-3の濃度に導入した。続いて線
幅約５μｍの帯状の第１及び第２の超電導電極５、６を
基板１の同じ側に形成する。該超電導電極を構成する材
料はＰｂ及びＰｂを主成分とした合金、Ｎｂ、Ｎｂ化合
物の中から選ばれることが、素子が液体ヘリウム中で動
作させ得るために望ましいが、これに限定されることは
ない。以上によって、本発明の超電導デバイスを作製す
ることができた。
このデバイスにおいては、超電導電極５と６の間は、超
電導電極材料の転移温度以下に冷却した場合、超電導弱
結合によって結ばれており、そのために２つの超電導電
極の間に流れる最大ジョセフソン電流Ｉｍは Ｉｍ＝４πΔ／２ｅＲＮ により与えられる。ここにΔは超電導電極５、６のギャ
ップエネルギー、ｅは素電荷、ＲＮは該超電導弱結合の
常電導トンネル抵抗である。なお、２つの超電導電極
５、６の間隔は超電導弱結合を形成するためには300nm
以下に選ばれ、両電極が空間的に分離されていることが
望ましい。
電導電極材料の転移温度以下に冷却した場合、超電導弱
結合によって結ばれており、そのために２つの超電導電
極の間に流れる最大ジョセフソン電流Ｉｍは Ｉｍ＝４πΔ／２ｅＲＮ により与えられる。ここにΔは超電導電極５、６のギャ
ップエネルギー、ｅは素電荷、ＲＮは該超電導弱結合の
常電導トンネル抵抗である。なお、２つの超電導電極
５、６の間隔は超電導弱結合を形成するためには300nm
以下に選ばれ、両電極が空間的に分離されていることが
望ましい。
制御電極２に、超電導電極５又は６に対して負の電圧を
印加した場合には、半導体層４と絶縁膜３との界面の半
導体層４側に正の電荷が誘起されて、この電荷のために
トンネル障壁としての状態が変化し、ＲＮがより大きな
値に変化するために電極５、６の間に電圧を発生させる
ことなく流し得る最大ジョセフソン電流Ｉｍは減少す
る。
印加した場合には、半導体層４と絶縁膜３との界面の半
導体層４側に正の電荷が誘起されて、この電荷のために
トンネル障壁としての状態が変化し、ＲＮがより大きな
値に変化するために電極５、６の間に電圧を発生させる
ことなく流し得る最大ジョセフソン電流Ｉｍは減少す
る。
第２図はこのような本発明による超電導デバイスの特性
を説明図で、この図のように負荷を設けると、制御電極
２の電圧Ｖｃが０のときにはＡ点にあった動作点は、ゲ
ート電圧ＶＧ＜０の信号の印加によってＢ点へスイッチ
する。この場合、制御電極２は半導体層４と絶縁膜３に
よって隔てられているので、このデバイスは電圧制御型
の動作をする。第１図に示した実施例は、ｐ形半導体の
制御電極２とｎ形の半導体層４を用いたが、これらに替
えてｎ形半導体の制御電極２とｐ形の半導体層４を用い
ても良い。また半導体層４の材料としてはＳｉの他にＧ
ｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ等を用いて
も良い。また絶縁膜３の材料としてはＳｉＯあるいはＳ
ｉ３Ｎ４の薄膜を使用しても同様の効果を得ることがで
きた。この場合Ｇｅにあってはキャリア濃度が６×1018
cm-3以上、ＧａＡｓ、ＩｎＰにあってはキャリア濃度は
１×1017cm-3以上、ＩｎＡｓ、ＩｎＳｂにあっては１×
1016cm-3以上であることが、極低温においてデバイスが
動作するために望ましいが、ここに示した数値以下のキ
ャリア濃度であっても制御電極に印加する電圧を大きく
すれば、本発明の目的を達することができた。
を説明図で、この図のように負荷を設けると、制御電極
２の電圧Ｖｃが０のときにはＡ点にあった動作点は、ゲ
ート電圧ＶＧ＜０の信号の印加によってＢ点へスイッチ
する。この場合、制御電極２は半導体層４と絶縁膜３に
よって隔てられているので、このデバイスは電圧制御型
の動作をする。第１図に示した実施例は、ｐ形半導体の
制御電極２とｎ形の半導体層４を用いたが、これらに替
えてｎ形半導体の制御電極２とｐ形の半導体層４を用い
ても良い。また半導体層４の材料としてはＳｉの他にＧ
ｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＩｎＳｂ等を用いて
も良い。また絶縁膜３の材料としてはＳｉＯあるいはＳ
ｉ３Ｎ４の薄膜を使用しても同様の効果を得ることがで
きた。この場合Ｇｅにあってはキャリア濃度が６×1018
cm-3以上、ＧａＡｓ、ＩｎＰにあってはキャリア濃度は
１×1017cm-3以上、ＩｎＡｓ、ＩｎＳｂにあっては１×
1016cm-3以上であることが、極低温においてデバイスが
動作するために望ましいが、ここに示した数値以下のキ
ャリア濃度であっても制御電極に印加する電圧を大きく
すれば、本発明の目的を達することができた。
なお、本実施例では、基板１にｎ形半導体、半導体層４
にｎ形の半導体材料を用いたが、基板１にｐ形半導体、
半導体層４にｐ形半導体をを用い制御電極２に正の電圧
を印加した場合にも同様の効果を得ることができた。
にｎ形の半導体材料を用いたが、基板１にｐ形半導体、
半導体層４にｐ形半導体をを用い制御電極２に正の電圧
を印加した場合にも同様の効果を得ることができた。
第１図に示した超電導デバイスの第１及び第２超電導電
極の間のバンド図を第５図、第６図、第７図、第８図に
示す。
極の間のバンド図を第５図、第６図、第７図、第８図に
示す。
各図において、７は第１の超電導電極の伝導帯、８は第
１の超電導電極の禁制帯、９は第１の超電導電極の充満
帯、10は第２の超電導電極の伝導帯、11は第２の超電導
電極の禁制帯、12は第２の超電導電極の充満帯である。
１の超電導電極の禁制帯、９は第１の超電導電極の充満
帯、10は第２の超電導電極の伝導帯、11は第２の超電導
電極の禁制帯、12は第２の超電導電極の充満帯である。
第５図は半導体に非縮退の材料を用いたとき、第６図は
半導体に縮退半導体を用いたときで、それぞれ第３の超
電導電極（制御電極）に電圧は印加されていない。第３
の電極電圧を印加した場合のバンド図は半導体が非縮退
の場合には第７図、縮退半導体の場合には第８図のよう
になり、前者では超電導臨界電流が増大し後者では超電
導臨界電流が減少してスイッチングが行われる。
半導体に縮退半導体を用いたときで、それぞれ第３の超
電導電極（制御電極）に電圧は印加されていない。第３
の電極電圧を印加した場合のバンド図は半導体が非縮退
の場合には第７図、縮退半導体の場合には第８図のよう
になり、前者では超電導臨界電流が増大し後者では超電
導臨界電流が減少してスイッチングが行われる。
第３図に、本発明の第２の実施例を示す。制御電極２は
超電導金属であるＮｂをＡｒガスを用いたスパッタ法に
よって厚さ約200nmに製膜し、ＣＦ４ガスを用いた反応
性イオンエッチング法により加工した。次いでその表面
に常圧ＣＶＤ法によって膜厚約50nmのアモルファスＳｉ
Ｏ２膜を堆積して絶縁膜３とした。引き続きシランガス
のＲＦ放電を用いてリンを1019cm-3以上に高濃度に含ん
だ厚さ約200nmのアモルファス・シリコン膜を形成し半
導体層４とした。最後に厚さ約300nmのＮｂから成る超
電導電極５、６をスパッタ法で形成し反応性スパッタ法
で加工した。この実施例では、超電導デバイスの構造そ
のものは第１の実施例と同じであるが、制御電極２に超
電導金属を用いている。また絶縁膜３には該超電導金属
の自己酸化膜を使用することが望ましいが、ＳｉＯ２、
ＳｉＯ、Ｓｉ３Ｎ４等の薄膜を被着させて使用しても良
い。該超電導金属としてはＮｂ、Ｎｂの化合物、Ｔａの
中の少なくとも１つから選ばれた材料を用い、絶縁膜３
の比誘電率を大きくすることが望ましいが、これに限定
されることはない。これによってこのデバイスの動作電
圧を低くし、消費電力を低減することができる。
超電導金属であるＮｂをＡｒガスを用いたスパッタ法に
よって厚さ約200nmに製膜し、ＣＦ４ガスを用いた反応
性イオンエッチング法により加工した。次いでその表面
に常圧ＣＶＤ法によって膜厚約50nmのアモルファスＳｉ
Ｏ２膜を堆積して絶縁膜３とした。引き続きシランガス
のＲＦ放電を用いてリンを1019cm-3以上に高濃度に含ん
だ厚さ約200nmのアモルファス・シリコン膜を形成し半
導体層４とした。最後に厚さ約300nmのＮｂから成る超
電導電極５、６をスパッタ法で形成し反応性スパッタ法
で加工した。この実施例では、超電導デバイスの構造そ
のものは第１の実施例と同じであるが、制御電極２に超
電導金属を用いている。また絶縁膜３には該超電導金属
の自己酸化膜を使用することが望ましいが、ＳｉＯ２、
ＳｉＯ、Ｓｉ３Ｎ４等の薄膜を被着させて使用しても良
い。該超電導金属としてはＮｂ、Ｎｂの化合物、Ｔａの
中の少なくとも１つから選ばれた材料を用い、絶縁膜３
の比誘電率を大きくすることが望ましいが、これに限定
されることはない。これによってこのデバイスの動作電
圧を低くし、消費電力を低減することができる。
第４図に、本発明の第３の実施例を示す。この実施例で
は、半導体層４にＳｉ単結晶を用いている。このＳｉ単
結晶は、ｐ形又はｎ形であり不純物濃度は１×1019cm-3
以下であることが望ましい。
は、半導体層４にＳｉ単結晶を用いている。このＳｉ単
結晶は、ｐ形又はｎ形であり不純物濃度は１×1019cm-3
以下であることが望ましい。
すなわち、（１００）方位のＳｉ単結晶に、ＳｉＯ２等
をマスクとしＫＯＨによる異方性エッチングによって第
４図に示したような加工を施し、厚さ約100〜200nmの極
めて薄い半導体層４とした。この半導体層４の表面を酸
化して絶縁膜３を形成し、制御電極２としては超電導金
属であるＰｂを蒸着法により約500nm被着させたのち、
加工したものを用いた。次いで半導体層４の上面を清浄
化し厚さ約300nmのＮｂ又はＰｂより成る超電導電極
５、６を製膜し反応性イオンエッチング法により加工し
た。このような構造を用いても本発明の超電導デバイス
を実現することができた。
をマスクとしＫＯＨによる異方性エッチングによって第
４図に示したような加工を施し、厚さ約100〜200nmの極
めて薄い半導体層４とした。この半導体層４の表面を酸
化して絶縁膜３を形成し、制御電極２としては超電導金
属であるＰｂを蒸着法により約500nm被着させたのち、
加工したものを用いた。次いで半導体層４の上面を清浄
化し厚さ約300nmのＮｂ又はＰｂより成る超電導電極
５、６を製膜し反応性イオンエッチング法により加工し
た。このような構造を用いても本発明の超電導デバイス
を実現することができた。
上記第１〜第２の実施例では、第１及び第２の超電導電
極５、６の間の半導体層４（半導体基体でもよい。）の
下部に絶縁膜３を介して制御電極２を設けたが、第１及
び第２の超電導電極５、６の間の半導体層４の上部に絶
縁膜３を介して制御電極２を設けても同様の効果を得る
ことができる。
極５、６の間の半導体層４（半導体基体でもよい。）の
下部に絶縁膜３を介して制御電極２を設けたが、第１及
び第２の超電導電極５、６の間の半導体層４の上部に絶
縁膜３を介して制御電極２を設けても同様の効果を得る
ことができる。
以上のようにして作製された超電導デバイスは、超電導
弱結合と並列に存在する静電容量が小さいために、特性
のヒステリシスが極めてわずかであって、従来のジョセ
フソン回路の高速化及び回路の簡略化の妨げとなってい
る交流電源に替えて直流の電源を使用することができ
る。また電圧制御型でありかつ半導体を使用するデバイ
スであっても、トンネル効果を利用しているので、高周
波応答は半導体キャリアの易動度によって制限されるこ
とは無く、高速スイッチングを実現することができた。
弱結合と並列に存在する静電容量が小さいために、特性
のヒステリシスが極めてわずかであって、従来のジョセ
フソン回路の高速化及び回路の簡略化の妨げとなってい
る交流電源に替えて直流の電源を使用することができ
る。また電圧制御型でありかつ半導体を使用するデバイ
スであっても、トンネル効果を利用しているので、高周
波応答は半導体キャリアの易動度によって制限されるこ
とは無く、高速スイッチングを実現することができた。
以上述べたように、本発明によれば、電圧による制御に
よってジョセフソン接合素子の特性を変化させ、これを
スイッチとして使用することができる。従って本発明に
より、回路利得の大きな超高速スイッチング回路を得る
ことができる効果がある。また、ジョセフソン接合素子
で作製された回路と混在させて使用することができる。
従って従来のジョセフソン接合素子による計算機システ
ムをより容易に構成することのできる効果がある。
よってジョセフソン接合素子の特性を変化させ、これを
スイッチとして使用することができる。従って本発明に
より、回路利得の大きな超高速スイッチング回路を得る
ことができる効果がある。また、ジョセフソン接合素子
で作製された回路と混在させて使用することができる。
従って従来のジョセフソン接合素子による計算機システ
ムをより容易に構成することのできる効果がある。
第１図、第３図、第４図はそれぞれ本発明の実施例によ
る超電導デバイスの一部を示す断面図、第２図は本発明
の実施例による超電導デバイスの特性を説明する図、第
５図〜第８図はそれぞれ本発明の実施例による超電導デ
バイスの電子バンド状態を示す図である。 １…基板 ２…制御電極 ３…絶縁膜 ４…半導体層 ５、６…超電導電極
る超電導デバイスの一部を示す断面図、第２図は本発明
の実施例による超電導デバイスの特性を説明する図、第
５図〜第８図はそれぞれ本発明の実施例による超電導デ
バイスの電子バンド状態を示す図である。 １…基板 ２…制御電極 ３…絶縁膜 ４…半導体層 ５、６…超電導電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川辺 潮 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−176781（ＪＰ，Ａ) 特開 昭59−103389（ＪＰ，Ａ)
Claims (16)
- 【請求項１】使用温度において常に常電導状態を保つ常
電導材料から成る半導体層と、前記半導体層の上に所定
の間隔を隔てて設けた超電導材料から成る第１及び第２
の超電導電極と、前記第１及び第２の超電導電極の間の
前記半導体層に絶縁膜を介して設けた常電導または超電
導材料から成る制御電極とを有することを特徴とする超
電導デバイス。 - 【請求項２】前記制御電極は、前記第１及び第２の超電
導電極の間の少なくとも前記半導体層の上に前記絶縁膜
を介して形成されていることを特徴とする特許請求の範
囲第１項記載の超電導デバイス。 - 【請求項３】前記制御電極は、前記第１及び第２の超電
導電極の間の少なくとも前記半導体層の下に前記絶縁膜
を介して形成されていることを特徴とする特許請求の範
囲第１項記載の超電導デバイス。 - 【請求項４】前記半導体層が、単結晶半導体、多結晶半
導体、アモルファス半導体の中の少なくとも１つの材料
から成ることを特徴とする特許請求の範囲第１項記載の
超電導デバイス。 - 【請求項５】前記絶縁膜が前記半導体層の表面または前
記制御電極の表面に形成したＳｉの自己酸化膜、または
前記半導体層の表面または前記制御電極の表面に被着し
たＳｉＯ２膜、ＳｉＯ膜、あるいはＳｉ３Ｎ４膜である
ことを特徴とする特許請求の範囲第１項記載の超電導デ
バイス。 - 【請求項６】前記制御電極がＮｂ、Ｎｂの化合物、Ｔａ
の中の少なくとも１つの材料から成り、かつ、前記絶縁
膜が前記材料の自己酸化膜、またはＳｉＯ２膜、ＳｉＯ
膜、あるいはＳｉ３Ｎ４膜から成ることを特徴とする特
許請求の範囲第１項記載の超電導デバイス。 - 【請求項７】前記半導体層がＳｉ単結晶から成ることを
特徴とする特許請求の範囲第１項記載の超電導デバイ
ス。 - 【請求項８】前記第１及び第２の超電導電極を300nm以
下の間隔を隔てて前記半導体層上に設けたことを特徴と
する特許請求の範囲第１項記載の超電導デバイス。 - 【請求項９】前記絶縁膜の厚さが10nm〜50nmであること
を特徴とする特許請求の範囲第１項記載の超電導デバイ
ス。 - 【請求項１０】前記半導体層の下に前記絶縁膜を介して
基板を有し、かつ、前記制御電極を前記絶縁膜に接する
ように前記基板内に埋め込んだことを特徴とする特許請
求の範囲第１項記載の超電導デバイス。 - 【請求項１１】前記制御電極を、半導体から成る前記基
板に所定の不純物を導入することにより設けたことを特
徴とする特許請求の範囲第10項記載の超電導デバイス。 - 【請求項１２】前記半導体層の下に前記絶縁膜を介して
基板を有し、かつ、前記制御電極を前記絶縁膜に接する
ように前記基板上に形成したことを特徴とする特許請求
の範囲第１項記載の超電導デバイス。 - 【請求項１３】前記半導体層が基板上に設けた薄膜状の
半導体層であることを特徴とする特許請求の範囲第１項
記載の超電導デバイス。 - 【請求項１４】前記基板を前記半導体層と電気的に絶縁
したことを特徴とする特許請求の範囲第１項記載の超電
導デバイス。 - 【請求項１５】前記基板が絶縁物材料から成ることを特
徴とする特許請求の範囲第14項記載の超電導デバイス。 - 【請求項１６】前記基板が不純物濃度1015cm-3以下のｎ
形またはｐ形Ｓｉから成ることを特徴とする特許請求の
範囲第14項記載の超電導デバイス。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196830A JPH069262B2 (ja) | 1984-09-21 | 1984-09-21 | 超電導デバイス |
| CA000479462A CA1229426A (en) | 1984-04-19 | 1985-04-18 | Superconducting device |
| DE3588114T DE3588114T2 (de) | 1984-04-19 | 1985-04-18 | Supraleitende Anordnung |
| EP85302732A EP0160456B1 (en) | 1984-04-19 | 1985-04-18 | Superconducting device |
| US07/201,332 US4888629A (en) | 1984-04-19 | 1988-05-31 | Superconducting device |
| US07/439,809 US5160983A (en) | 1984-04-19 | 1989-11-21 | Superconducting device |
| US07/925,122 US5311037A (en) | 1984-04-19 | 1992-08-06 | Superconducting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196830A JPH069262B2 (ja) | 1984-09-21 | 1984-09-21 | 超電導デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175575A JPS6175575A (ja) | 1986-04-17 |
| JPH069262B2 true JPH069262B2 (ja) | 1994-02-02 |
Family
ID=16364370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59196830A Expired - Lifetime JPH069262B2 (ja) | 1984-04-19 | 1984-09-21 | 超電導デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069262B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH07109906B2 (ja) * | 1988-03-03 | 1995-11-22 | 松下電器産業株式会社 | 超伝導トランジスタ回路 |
| JP2738144B2 (ja) * | 1990-10-31 | 1998-04-08 | 住友電気工業株式会社 | 超電導素子および作製方法 |
| EP0494580B1 (en) * | 1991-01-07 | 2002-04-03 | International Business Machines Corporation | Superconducting field-effect transistor with inverted MISFET structure and method for making the same |
| DE69117503T2 (de) * | 1991-07-19 | 1996-09-19 | Ibm | Verbesserter supraleitender Feldeffekt-Transistor mit inverser MISFET-Struktur und Verfahren zu dessen Herstellung |
| EP0523279A1 (en) * | 1991-07-19 | 1993-01-20 | International Business Machines Corporation | Electric field-effect devices having a superconducting channel |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103389A (en) * | 1980-12-18 | 1982-06-26 | Fujitsu Ltd | High density mounting structure |
-
1984
- 1984-09-21 JP JP59196830A patent/JPH069262B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175575A (ja) | 1986-04-17 |
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