JPH0693240B2 - プログラム同期回路 - Google Patents
プログラム同期回路Info
- Publication number
- JPH0693240B2 JPH0693240B2 JP62289562A JP28956287A JPH0693240B2 JP H0693240 B2 JPH0693240 B2 JP H0693240B2 JP 62289562 A JP62289562 A JP 62289562A JP 28956287 A JP28956287 A JP 28956287A JP H0693240 B2 JPH0693240 B2 JP H0693240B2
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- Japan
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- flag
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は外部からの同期信号と信号処理プログラムと
の同期回路、特にフラグセンス・アンドクリア命令を削
除して、信号処理ステップ数の増加を目的としたプログ
ラムの同期回路に関するものである。
の同期回路、特にフラグセンス・アンドクリア命令を削
除して、信号処理ステップ数の増加を目的としたプログ
ラムの同期回路に関するものである。
［従来の技術］ 従来例えば音声信号等を量子化したデジタル信号を取扱
うデジタル信号処理装置は、例えば特開昭56-101266号
公報に示されるように、複数のサンプリングレートをも
つ複数の演算処理器により構成されている。この演算処
理をマイクロプログラム方式のデジタル信号処理プロセ
ッサで実行する場合には、複数のサンプリングレートを
もつフィルタ演算の同期性を必要とした。
うデジタル信号処理装置は、例えば特開昭56-101266号
公報に示されるように、複数のサンプリングレートをも
つ複数の演算処理器により構成されている。この演算処
理をマイクロプログラム方式のデジタル信号処理プロセ
ッサで実行する場合には、複数のサンプリングレートを
もつフィルタ演算の同期性を必要とした。
例えば8KHzのフィルタ演算と32KHzのフィルタ演算の同
期をとるためには、8KHzのフィルタ演算処理を１回実行
する度に、32KHzのフィルタ演算処理は４回実行する必
要がある。このため外部に複数個のイベントフラグを設
け、これらのフラグのセット・リセットをハードウエア
又はソフトウエアにより制御すると共に、プログラムに
よりこれらのフラグの状態を判定する命令（一般にこれ
を「フラグセンス」命令という。）を用いる方法によ
り、フィルタ演算処理間の同期や外部機器用インターフ
エイスとの同期を行っていた。そしてマイクロプログラ
ム方式で実現されているデジタル信号処理装置におい
て、この種の実時間演算を実行する場合、プログラムの
処理ステップ数は多い方が演算処理能力は向上するが、
時間的制約から止むを得ずプログラムの処理ステップの
削減が必要となる場合が多い。
期をとるためには、8KHzのフィルタ演算処理を１回実行
する度に、32KHzのフィルタ演算処理は４回実行する必
要がある。このため外部に複数個のイベントフラグを設
け、これらのフラグのセット・リセットをハードウエア
又はソフトウエアにより制御すると共に、プログラムに
よりこれらのフラグの状態を判定する命令（一般にこれ
を「フラグセンス」命令という。）を用いる方法によ
り、フィルタ演算処理間の同期や外部機器用インターフ
エイスとの同期を行っていた。そしてマイクロプログラ
ム方式で実現されているデジタル信号処理装置におい
て、この種の実時間演算を実行する場合、プログラムの
処理ステップ数は多い方が演算処理能力は向上するが、
時間的制約から止むを得ずプログラムの処理ステップの
削減が必要となる場合が多い。
また同期をとるためのプログラム命令としては、フラグ
のオン・オフを判定するための「フラグセンス」命令
と、プログラムでフラグをリセットするための「フラグ
クリア」命令があり、この２つの命令が同期をとる周期
毎に必要となるため、プログラムの処理ステップ数の削
減ができない原因となっている。
のオン・オフを判定するための「フラグセンス」命令
と、プログラムでフラグをリセットするための「フラグ
クリア」命令があり、この２つの命令が同期をとる周期
毎に必要となるため、プログラムの処理ステップ数の削
減ができない原因となっている。
そしてこのプログラムの処理ステップ数を削減するた
め、フラグのセンスとクリアーを１つの命令即ち「フラ
グセンス・アンドクリア」命令で構成し、１ステップで
フラグの判定とフラグのクリアを行なう手法により、あ
る程度の改善は行われていた。
め、フラグのセンスとクリアーを１つの命令即ち「フラ
グセンス・アンドクリア」命令で構成し、１ステップで
フラグの判定とフラグのクリアを行なう手法により、あ
る程度の改善は行われていた。
［発明が解決しようとする問題点］ しかしながら上記説明した従来技術では、１つのフラグ
との同期をとるために、一周期毎に最低「フラグセンス
・アンドクリア」命令が１ステップ必要であり、この命
令は削減できないから、この種の実時間処理を行なうデ
ジタル信号処理の分野では、同期のためのステップ数を
削減し、その他の処理ステップ数の増大による演算処理
能力の向上には限界があり、満足できるものではなかっ
た。
との同期をとるために、一周期毎に最低「フラグセンス
・アンドクリア」命令が１ステップ必要であり、この命
令は削減できないから、この種の実時間処理を行なうデ
ジタル信号処理の分野では、同期のためのステップ数を
削減し、その他の処理ステップ数の増大による演算処理
能力の向上には限界があり、満足できるものではなかっ
た。
この発明は外部との同期処理を要するデジタル信号処理
装置において、フラグとの同期をとる「フラグセンス・
アンドクリア」命令の削減を可能にし、プログラムに柔
軟性をもたせ、デジタル信号処理プロセッサの処理能力
を向上させることを目的とする。
装置において、フラグとの同期をとる「フラグセンス・
アンドクリア」命令の削減を可能にし、プログラムに柔
軟性をもたせ、デジタル信号処理プロセッサの処理能力
を向上させることを目的とする。
［問題点を解決するための手段］ この発明は外部からの周期性同期信号と内部プログラム
との同期動作を必要とするデジタル信号処理装置におい
て、次のような手段を設けたものである。
との同期動作を必要とするデジタル信号処理装置におい
て、次のような手段を設けたものである。
外部からの周期性同期信号が得られる周期毎にハード
ウエアは自動的に該当フラグをセットする。
ウエアは自動的に該当フラグをセットする。
ソフトウエアは時間的余裕のある場合、一周期内に
「フラグセンス・アンドクリア」命令をプログラムし
て、該当フラグのリセットをプログラムにより行なう。
「フラグセンス・アンドクリア」命令をプログラムし
て、該当フラグのリセットをプログラムにより行なう。
ソフトウエアは一周期内の信号処理ステップが増加し
時間的余裕がない場合、「フラグセンス・アンドクリ
ア」命令を削減できる。この場合はハードウェアが次の
周期性同期信号の致来前に、該当フラグを強制的にリセ
ットする。
時間的余裕がない場合、「フラグセンス・アンドクリ
ア」命令を削減できる。この場合はハードウェアが次の
周期性同期信号の致来前に、該当フラグを強制的にリセ
ットする。
このような手段により同期用フラグが連続的にオン状態
となるのを防止し、デジタル信号処理装置が外部からの
周期性同期信号との同期を保ちながら動作できるように
した。
となるのを防止し、デジタル信号処理装置が外部からの
周期性同期信号との同期を保ちながら動作できるように
した。
［作用］ この発明においては外部からの周期性同期信号に対応し
たフラグのセット・リセットを次のように実行し信号処
理装置の同期動作を行なう。
たフラグのセット・リセットを次のように実行し信号処
理装置の同期動作を行なう。
先ずフラグのセットはハードウエアにより自動的に周期
性同期信号が得られる度に行われる。
性同期信号が得られる度に行われる。
上記フラグのリセットは通常ソフトウエアの「フラグセ
ンス・アンドクリア」命令により一周期内に行われる
が、前記命令が削除された場合は、ハードウエアが代っ
てその周期内に強制的に行なう。
ンス・アンドクリア」命令により一周期内に行われる
が、前記命令が削除された場合は、ハードウエアが代っ
てその周期内に強制的に行なう。
このようにして信号処理装置の処理ステップ数が増加
し、止むを得ず「フラグセンス・アンドクリア」命令が
削除された場合でも、フラグが連続してオン状態となる
ことを防止し、プログラムの周期判定に誤りがないよう
にしたものである。
し、止むを得ず「フラグセンス・アンドクリア」命令が
削除された場合でも、フラグが連続してオン状態となる
ことを防止し、プログラムの周期判定に誤りがないよう
にしたものである。
［実施例］ 第１図はこの発明の一実施例を示す回路図で、１はセッ
ト信号入力端子、２はリセット信号入力端子、３はフラ
グ信号Ｆを出力するフリップフロップ、４は信号処理プ
ロセッサ、５は入力信号を解読し出力信号を発生するデ
コーダ、６はアンドゲート、７はオアゲート、８は信号
処理プロセッサ４内のテスト入力端子である。またT1は
フラグセット信号、T2はフラグリセット信号、Ｄはデコ
ーダからの出力信号、Ｆはフリップフロップ３の出力す
るフラグ信号である。
ト信号入力端子、２はリセット信号入力端子、３はフラ
グ信号Ｆを出力するフリップフロップ、４は信号処理プ
ロセッサ、５は入力信号を解読し出力信号を発生するデ
コーダ、６はアンドゲート、７はオアゲート、８は信号
処理プロセッサ４内のテスト入力端子である。またT1は
フラグセット信号、T2はフラグリセット信号、Ｄはデコ
ーダからの出力信号、Ｆはフリップフロップ３の出力す
るフラグ信号である。
また第２図は第１図の動作を説明するための波形図であ
り、（イ）はフラグセット信号T1、（ロ）はフラグリセ
ット信号T2、（ハ）はデコーダ出力信号Ｄ、（ニ）はフ
ラグ信号Ｆの波形をそれぞれ示す。
り、（イ）はフラグセット信号T1、（ロ）はフラグリセ
ット信号T2、（ハ）はデコーダ出力信号Ｄ、（ニ）はフ
ラグ信号Ｆの波形をそれぞれ示す。
第２図の波形を参照しながら、第１図の回路動作につき
説明する。先ずセット信号入力端子１より周期的なフラ
グセット信号T1がフリップフロップ３のセット端子Ｓに
入力されると、フリップフロップ３は周期的にセットさ
れ、その端子Ｑから出力されるフラグ信号Ｆは高レベル
となる。このフラグ信号Ｆは信号処理プロセッサ４内の
テスト入力端子８に入力され、信号処理プロセッサ４は
プログラムで実行する「フラグセンス・アンドクリア」
命令により、フラグの状態を判定し、その結果によりプ
ログラムの実行番地の制御を行なう。同時にデコーダ５
はこの命令の実行時にパルス状のデコーダ出力信号Ｄを
出力する。このデコーダ出力信号Ｄはアンドゲート６の
入力の一端に印加され、入力の他端に印加されるフラグ
信号Ｆとの論理積演算を行ない、その出力信号はオアゲ
ート７を介してフリップフロップ３のリセット端子Ｒに
入力される。従ってプログラムが「フラグセンス・アン
ドクリア」命令を実行する時に、フリップフロップ３が
既にセットされフラグ信号Ｆが高レベルの場合、アンド
ゲート６は出力信号を発生するから、フリップフロップ
３がリセットされフラグ信号Ｆは低レベルとなる。この
フラグ信号Ｆの波形を第２図周期（１）の（ニ）に示
す。
説明する。先ずセット信号入力端子１より周期的なフラ
グセット信号T1がフリップフロップ３のセット端子Ｓに
入力されると、フリップフロップ３は周期的にセットさ
れ、その端子Ｑから出力されるフラグ信号Ｆは高レベル
となる。このフラグ信号Ｆは信号処理プロセッサ４内の
テスト入力端子８に入力され、信号処理プロセッサ４は
プログラムで実行する「フラグセンス・アンドクリア」
命令により、フラグの状態を判定し、その結果によりプ
ログラムの実行番地の制御を行なう。同時にデコーダ５
はこの命令の実行時にパルス状のデコーダ出力信号Ｄを
出力する。このデコーダ出力信号Ｄはアンドゲート６の
入力の一端に印加され、入力の他端に印加されるフラグ
信号Ｆとの論理積演算を行ない、その出力信号はオアゲ
ート７を介してフリップフロップ３のリセット端子Ｒに
入力される。従ってプログラムが「フラグセンス・アン
ドクリア」命令を実行する時に、フリップフロップ３が
既にセットされフラグ信号Ｆが高レベルの場合、アンド
ゲート６は出力信号を発生するから、フリップフロップ
３がリセットされフラグ信号Ｆは低レベルとなる。この
フラグ信号Ｆの波形を第２図周期（１）の（ニ）に示
す。
次に「フラグセンス・アンドクリア」命令が削除された
場合は、フラグ信号Ｆがテスト入力端子８に入力されて
も、デコーダ５はデコーダ出力信号Ｄを発生しない。し
かしながらリセット入力端子２からはフラグリセット信
号T2が直接オアゲート７に入力され、その出力はフリッ
プフロップ３のリセット端子Ｒに接続されているため、
このフラグリセット信号T2によりフリップフロップ３は
リセットされフラグ信号Ｆは低レベルとなる。このフラ
グ信号Ｆの波形を第２図周期（２）の（ニ）に示す。
場合は、フラグ信号Ｆがテスト入力端子８に入力されて
も、デコーダ５はデコーダ出力信号Ｄを発生しない。し
かしながらリセット入力端子２からはフラグリセット信
号T2が直接オアゲート７に入力され、その出力はフリッ
プフロップ３のリセット端子Ｒに接続されているため、
このフラグリセット信号T2によりフリップフロップ３は
リセットされフラグ信号Ｆは低レベルとなる。このフラ
グ信号Ｆの波形を第２図周期（２）の（ニ）に示す。
また第３図は本実施例におけるプログラムのフローチャ
ートである。同図においてステップ11及びステップ14は
演算処理Ｓ、ステップ12及びステップ15は演算処理Ａ、
ステップ13及びステップ15は演算処理Ｃを示す。また演
算処理Ｓには「フラグセンス・アンドクリア」命令が内
蔵されている。
ートである。同図においてステップ11及びステップ14は
演算処理Ｓ、ステップ12及びステップ15は演算処理Ａ、
ステップ13及びステップ15は演算処理Ｃを示す。また演
算処理Ｓには「フラグセンス・アンドクリア」命令が内
蔵されている。
第４図は第３図のプログラムフローを説明するための波
形図である。同図において（イ）は周期性同期信号、
（ロ）は周期性同期信号（イ）の立上りエッジにより作
られたフラグセット信号T1、（ハ）は周期性同期信号
（イ）の立下りエッジにより作られたフラグリセット信
号T2、（ニ）はA,B,C,Sのそれぞれの演算処理シーケン
ス、（ホ）はフラグ信号Ｆの波形を示している。
形図である。同図において（イ）は周期性同期信号、
（ロ）は周期性同期信号（イ）の立上りエッジにより作
られたフラグセット信号T1、（ハ）は周期性同期信号
（イ）の立下りエッジにより作られたフラグリセット信
号T2、（ニ）はA,B,C,Sのそれぞれの演算処理シーケン
ス、（ホ）はフラグ信号Ｆの波形を示している。
次に第４図の波形を参照して第３図の動作を説明する。
第４図の周期（０）においては、信号処理装置は初期動
作として、第３図のステップ11に示される演算処理Ｓを
実行する。この演算処理Ｓには内部に「フラグセンス・
アンドクリア」命令を含んでいる。従って第４図の次の
周期（１）に入ると、フラグセット信号T1によりフラグ
信号Ｆがオンとなった直後に、図中P1で示されるプログ
ラム同期点でプログラムとの同期がとられ、フラグ信号
Ｆはリセットされる。そして第３図のステップ12,13,14
で示される演算処理A,B,Sがそれぞれ実行される。この
周期（１）では演算処理A,Bが共に短時間のため演算処
理Ｓも周期内に実行ができる。従って次の周期（２）に
入ると、前の周期と同様にフラグ信号Ｆのセットと図中
P2で示すプログラム同期点でプログラムとの同期がとら
れた後、フラグ信号Ｆのリセットがなされる。そして第
３図のステップ15及び16で示される演算処理Ａ及びＣが
実行される。しかし演算処理Ｃはプログラムのステップ
数が多いため、次の周期（３）の一部まで処理時間が延
長される。そこでこの周期（２）では演算処理Ｓが削除
されて再び第３図ステップ12,13,14で示される演算処理
A,B,Sを実行する周期（３）に入る。この周期（３）に
おいてはフラグ信号Ｆはセットされるがプログラムで
「フラグセンス・アンドクリア」命令が削除されている
ため直ちにリセットは行われず、フラグリセット信号T2
によりハードウエアを用いて図中Ｈの点においてリセッ
トがなされる。その結果次の周期（４）に入るとフラグ
信号Ｆはプログラム同期点P3において再び同期がとられ
た後にリセットが行われ、以後周期性同期信号（イ）に
同期しながら繰り返し第３図の信号処理プログラムを実
行することができる。
第４図の周期（０）においては、信号処理装置は初期動
作として、第３図のステップ11に示される演算処理Ｓを
実行する。この演算処理Ｓには内部に「フラグセンス・
アンドクリア」命令を含んでいる。従って第４図の次の
周期（１）に入ると、フラグセット信号T1によりフラグ
信号Ｆがオンとなった直後に、図中P1で示されるプログ
ラム同期点でプログラムとの同期がとられ、フラグ信号
Ｆはリセットされる。そして第３図のステップ12,13,14
で示される演算処理A,B,Sがそれぞれ実行される。この
周期（１）では演算処理A,Bが共に短時間のため演算処
理Ｓも周期内に実行ができる。従って次の周期（２）に
入ると、前の周期と同様にフラグ信号Ｆのセットと図中
P2で示すプログラム同期点でプログラムとの同期がとら
れた後、フラグ信号Ｆのリセットがなされる。そして第
３図のステップ15及び16で示される演算処理Ａ及びＣが
実行される。しかし演算処理Ｃはプログラムのステップ
数が多いため、次の周期（３）の一部まで処理時間が延
長される。そこでこの周期（２）では演算処理Ｓが削除
されて再び第３図ステップ12,13,14で示される演算処理
A,B,Sを実行する周期（３）に入る。この周期（３）に
おいてはフラグ信号Ｆはセットされるがプログラムで
「フラグセンス・アンドクリア」命令が削除されている
ため直ちにリセットは行われず、フラグリセット信号T2
によりハードウエアを用いて図中Ｈの点においてリセッ
トがなされる。その結果次の周期（４）に入るとフラグ
信号Ｆはプログラム同期点P3において再び同期がとられ
た後にリセットが行われ、以後周期性同期信号（イ）に
同期しながら繰り返し第３図の信号処理プログラムを実
行することができる。
［発明の効果］ 以上詳細に説明したように本発明によれば、プログラム
の同期用フラグのセットはハードウエアで行ない、リセ
ットをプログラムによる「フラグセンス・アンドリセッ
ト」命令と強制的にハードウエアにより行なう手段とを
併用したため、プログラムの処理ステップ数が増加した
場合に「フラグセンス・アンドクリア」命令を削除して
もプログラムの同期処理を維持できるので、プログラム
の処理ステップ数の増加による演算処理能力の向上が実
現できる。
の同期用フラグのセットはハードウエアで行ない、リセ
ットをプログラムによる「フラグセンス・アンドリセッ
ト」命令と強制的にハードウエアにより行なう手段とを
併用したため、プログラムの処理ステップ数が増加した
場合に「フラグセンス・アンドクリア」命令を削除して
もプログラムの同期処理を維持できるので、プログラム
の処理ステップ数の増加による演算処理能力の向上が実
現できる。
第１図は本発明に係るプログラム同期回路図、第２図は
第１図の動作を説明するための波形図、第３図は本発明
に係るプログラムのフローチャート、第４図は第３図の
プログラムフローを説明するための波形図である。 図において、１はセット信号入力端子、２はリセット信
号入力端子、３はフリップフロップ、４は信号処理プロ
セッサ、５はデコーダ、６はアンドゲート、７はオアゲ
ート、８はテスト入力端子、T1はフラグセット信号、T2
はフラグリセット信号、Ｄはデコーダ出力信号、Ｆはフ
ラグ信号である。
第１図の動作を説明するための波形図、第３図は本発明
に係るプログラムのフローチャート、第４図は第３図の
プログラムフローを説明するための波形図である。 図において、１はセット信号入力端子、２はリセット信
号入力端子、３はフリップフロップ、４は信号処理プロ
セッサ、５はデコーダ、６はアンドゲート、７はオアゲ
ート、８はテスト入力端子、T1はフラグセット信号、T2
はフラグリセット信号、Ｄはデコーダ出力信号、Ｆはフ
ラグ信号である。
Claims (1)
- 【請求項１】外部から入力される周期性同期信号と信号
処理プログラムとの同期動作を行なうため、前記周期性
同期信号によりセットされるフラグ用フリップフロップ
と、 前記信号処理プログラムの命令により、前記フラグ用フ
リップフロップの状態判別とリセットとを行なうリセッ
ト手段と、 前記セットされたフラグ用フリップフロップが、前記信
号処理プログラムの命令によりリセットされないとき、
前記周期性同期信号の次周期信号の入力される前に、前
記フラグ用フリップフロップの強制リセットを行なう強
制リセット手段とを備えたことを特徴とするプログラム
同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289562A JPH0693240B2 (ja) | 1987-11-18 | 1987-11-18 | プログラム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289562A JPH0693240B2 (ja) | 1987-11-18 | 1987-11-18 | プログラム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133174A JPH01133174A (ja) | 1989-05-25 |
| JPH0693240B2 true JPH0693240B2 (ja) | 1994-11-16 |
Family
ID=17744838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62289562A Expired - Fee Related JPH0693240B2 (ja) | 1987-11-18 | 1987-11-18 | プログラム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693240B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0712905Y2 (ja) * | 1990-01-12 | 1995-03-29 | 株式会社テイエルブイ | 温度センサー付き振動センサー |
-
1987
- 1987-11-18 JP JP62289562A patent/JPH0693240B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133174A (ja) | 1989-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |