JPH0351973A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ〉産業上の利用分野 この発明はアキュムレータを使用する演算，転送モード
とメモリを使用する演算，転送モードの２モードを備え
るマイクロコンピュータに関する． （口）従来の技術 マイクロコンピュータはレジスタ構成によりアキュムレ
ータ方式、汎用レジスタ方式、メモリ方式に分類される
。アキュムレータ方式は命令形式が簡単となる利点があ
り、４〜８ビットのマイクロコンピュータの殆どがこれ
に属している。汎用レジスタ方式はアキュムレータを備
えず、演算，転送，アドレス計算用の汎用レジスタを備
え、２アドレス方式でデータ処理を行う方式であり、自
由度が高いため、１６ビットマイクロコンピュータに多
く採用されている。また、メモリ方式はレジスタが全て
メモリ上にマップされており、演算はメモリ間で行われ
る。そこで、上記した各方式の利点を利用するため、近
年ではアキュムレータ方式の命令セットとメモリ方式の
命令セットの両方を備えるマイクロフンビュータが提供
されるようになっている。

第３図を参照して従来のマイクロコンピュータを説明す
る。

同図において、（１１）は命令デコーダ、（１２）はモ
ード切換フラグ、（１３）はデータ切換回路、（１４〉
はアキュムレータ、（１５〉は算術論理演算ユニット（
以下、ＡＬＵと称する）、（１６〉および（１７〉はそ
れぞれ第１および第２のメモリ、（ｌ８）は内部バスで
ある。

上記のように構成される従来のマイクロコンピュータで
メモリ間演算，転送（メモリモード）を行う場合には、
その演算，転送命令の実行に先立って、図示しない主記
憶回路に記述されたモードセット命令ＳＦ，が実行され
る。これにより、命令デコーダ（１１）がメモリモード
フラグＦＭを出力し、モード切換フラグ〈１２〉をセッ
トする．モード切換フラグ（１２〉のセット出力はデー
タ切換回路（１３〉のｂ接点とＣ接点を接続し、内部バ
ス（１８）データ切換回路（１３〉のｂ接点−Ｃ接点−
ＡＬＵ（１５）からなるパスを形成し、アキュムレータ
（１４）を使用しない演算，転送を可能にする。

これに対して、アキュムレータを使用する演算，転送（
アキュムレータモード）を行う場合には、その演算，転
送命令の実行に先立って、図示しない主記憶回路に記述
されたモードリセット命令ＲＦＭが実行される。これに
より、命令デコーダ（１１）がアキュムレータモードフ
ラグＦＡを出力し、モード切換フラグ（１２〉をリセッ
トする。モード切換フラグ（１２〉のリセット出力はデ
ータ切換回路（１３）のａ接点とＣ接点を接続し、内部
バス（１８）一アキュムレータ（１４）一データ切換回
路（１３）のａ接点〜Ｃ接点一ＡＬＵ（１５）のバスを
形成し、アキュムレータ（１４）を使用する演算，転送
が行われる。

上記構成のマイクロコンピュータでは、スタート時を除
いてはアキュムレータモードにあるか、メモリモードに
あるかが確定しないため、ソフトウェア作成に際し細心
の注意が必要である。また、大規模のソフトウェアでは
ルーチン毎にモード切換フラグの初期設定が必要となる
等ソフトウェアの負担が大である欠点を有する。さらに
、ハードウェアの面からは、モードの変更のためのフラ
グリセット命令，フラグセット命令の２命令を要するた
め命令デコーダ（１１）の構成が複雑となる欠点および
割込処理時にこのフラグを退避しなければならない欠点
を有する。

｛ハ｝発明が解決しようとする課題 この発明は従来のマイクロコンピュータの上記した点に
鑑みなされたものであって、フラグリセット命令の実行
を要しないマイクロコンピュータを提供することを目的
とし、もって、ハードウェアが簡単な、ソフトウェアの
負担が軽いマイクロコンピュータを提供することにある
。

（二）課題を解決するための手段 上記問題点は、モード設定命令を解読する手段と、前記
手段の出力を次の命令サイクルの所定のタイミングまで
遅延する手段と、この遅延手段出力に基づいてＡＬＵの
アキュムレータ側入力端子にラムあるいはレジスタのデ
ータとアキュムレータのデータとを選択出力する手段と
を備えるマイクロコンピュータにより解決される。

（ホ）作用 上記構成は、メモリモードがメモリモードの設定の次の
命令サイクルの終了と共に自動的に解除されることによ
りフラグリセット命令の実行を不要とするよう作用し、
もって、命令デコーダの構成を簡素化すると共にソフト
ウェアの負担を低減するよう作用する。

（へ〉実施例 第１図を参照して、この発明の一実施例を説明する。

同図において、符号（１）｛よ命令デコーダ、（２）は
ＲＳフリッププロップあるいはＤフリツプフロツプで構
成され、次の命令サイクルの間入力状態を保持する遅延
回路、（３）はワード単位のデータ切換回路、（４）は
アキュムレータ、（５〉はＡＬＵ，（６）および（７）
は汎用レジスタあるいはラムに設定されるレジスタ、あ
るいはラム（以下の説明ではメモリに統一する）、（８
）は内部バスであって、データ切換回路（３）はその制
御信号がない状態では端子ａと端子Ｃが閉じており、内
部バス（８）アキュムレータ（４）−Ａ　Ｌ　Ｕ　（５
）のバスが形成されることによりアキュムレータを使用
する演算動作（アキュムレータモード）が保証されてい
る。

この実施例が実行可能な演算命令の一例は、（１）第１
才ペランド ←第１才ペランド＋第２オペランド十ＣＦ（２〉第１才
ペランド ←第１オペランド＋第２オペランド （３）アキュムレータ ←アキュムレータ＋第２オペランド である。以下に、第２の演算動作を例に実施例の動作を
説明する。

モード設定命令ＳＦＭが命令デコーダ（１）で解読され
ると、命令デコーダ（１）はメモリ間演算（メモリモー
ド）を指定するマイクロ命令Ｆ１を遅延回路（２）に出
力する。このマイクロ命令は同時に図示しない割込禁止
手段にも出力され、続く演算命令の実行の終了まで割込
が保留される。さらに、マイクロ命令ＦＭは続く演算命
令の実行時に命令デコーダ（１）からアキュムレータ（
４）の図示しない入力ゲート制御のために出力される他
のマイクロ命令を第１才ペランドの入力ゲートの制御信
号に変更するためにも供されている。

第２図タイミングチャートを参照してさらに詳細に説明
する。

マイクロコンピュータは命令を主記憶回路からフェッチ
し、それを実行する命令サイクルを次々に繰り返す。現
実のマイクロコンビ二一タではフエツチサイクル、命令
実行サイクル共にさらに複雑なシーケンスから構成され
ているが、単純化すると、各サイクルはフエツチのため
の制御パルスφ，および実行のための制御パルスφ，の
２相パルスに基づいて２相動作すると説明できる。

第２図（Ａ）において、タイミングｔ，にてモード設定
命令Ｓ　Ｆ　Ｍが命令デコーダ（１）で解読されると、
タイミングｔ，にて命令デコーダ（１）がメモリモード
を指定するマイクロ命令ＦＭを出力する。

このマイクロ命令ＦＭをセット端子に入力し、前記命令
実行のための制御バルスφ，をリセット端子に入力する
ＲＳフリップフロップはマイクロ命令ＦＭの立ち下がり
でセットされ、制御パルスφ，の立ち上がりでリセット
されて次の命令サイクル、すなわち演算命令のフエツチ
・実行の期間ｔｓ，ｔｍの期間のみハイレベルを出力す
る。このＲＳフリッププロップの出力により、データ切
換回路（３〉の接点が端子ｂと端子Ｃとを接続するよう
制御され、内部バス（８）　−　Ａ　Ｌ　Ｕ　（ｓ＞の
パスが形成される。

これにより、タイミングｔ，にて第１才ペランド，第２
オペランドで指定されるメモリ（６），メモリ（７〉の
データがシーケンシャルに、あるいは内部バス（８〉が
マルチバスであれば同時に加算モードにあるＡＬＵ（５
）に入力される。このＡＬＵ（５〉の加算結果は、タイ
ミングｔ，内のさらに細分化された後続するタイミング
にて第１オペランドで指定されるメモリ（６〉に出力さ
れる。

タイミングｔｓ，ｔｓで表されるさらに後続の命令サイ
クルにおいては、遅延回路（２〉の出力がローレベルと
なっているため、アキュムレータ（４）４−アキュムレ
ータ＋第２オペランドなるアキュムレータを使用する演
算が実行される。

？２図（Ｂ）は遅延回路（２）を構成するＲＳフリップ
プロップのリセット信号として分割された実行制御信号
φ１１，φ．のうちφ■の立ち上がりを利用する実施例
のタイミングを説明している。同図において、タイミン
グｔ１にてモード設定命令ＳＦＭが命令デコーダ（１）
で解読されると、タイミングｔ■およびｔ。において命
令デコーダ１がメモリモードを指定するマイクロ命令Ｆ
Ｍを出力する。このマイクロ命令Ｆ１をセット端子に入
力し、前記命令実行のための制御バルスφ■をリセット
端子に入力するＲＳフリップフロップはマイクロ命令Ｆ
Ｍの立ち下がりでセットされ、制御パルスφ．の立ち上
がりでリセットされて次の命令サイクル、すなわち演算
命令のフェッチ・実行の期間ｊｌ＋ｊ４１の期間のみハ
イレベルを出力する。このＲＳフリッププロップの出力
により、データ切換回路（３）の接点が端子ｂと端子Ｃ
とを接続するよう制御され、内部バス（８）−　Ａ　Ｌ
　Ｕ　（５）のパスが形成される。

これにより、タイミングｔ４１にて第１才ペランド，第
２才ペランドで指定されるメモリ〈６），メモリ（７〉
のデータがシーケンシヶルに、あるいは内部バス（８〉
がマルチバスであれば同時に加算モードにあるＡＬＵ（
５）に入力される．このＡＬＵ（５）の加算結果は、タ
イミングｔ。にて第１才ペランドで指定されるメモリ（
６）に出力される．他のマイクロ命令を変形すれば、ア
キュムレータ←第１才ペランド＋第２オペランドな・る
命令を実行するよう変更することも可能である．タイミ
ングｊｉ，ｔａで表されるさらに後続の命令サイクルに
おいては、遅延回路（２）の出力がローレベルとなって
いるため、アキュムレータ４←アキュムレータ＋第２才
ペランドなるアキュムレータを使用する演算が実行され
る。

以上、遅延回路（２〉としてＲＳフリッププロップを使
用する例につき説明したが、同様にＤフノップフロツプ
の使用が可能なことは当業者に明らかである． （ト〉発明の効果 以上述べたようにこの発明によれば、モード設定命令を
フラグセット命令のみとすることができるため命令セッ
ト数が減少し、命令デコーダの構成がｍ素化されると共
にモード設定のためのプラグのリセットプログラムが不
要となるためソフトウエアの負担が軽く、さらに割込処
理時にフラグの退避が不要となる等の顕著な効果を奏す
るマイクロコンピュータを提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の部分ブロック図、第２図
（Ａ）　，　（Ｂ）はそれぞれ異なる実施例のタイミン
グチャート、第３図は従来例の部分ブロック図である。 （１）　．　（１１）・・・命令デコーダ、　（２〉・
・・遅延回路、（３）　，　（１３）・・・データ切換
回路、　（４）　，　（１４）・・・アキュムレータ、
　（５）（１５）・・・ＡＬＵ，　　（６），（７）．
（１６）　，　（１７）・・・メモリ、　（８）（ｔａ
）・・・内部バス、（１２）・・・モード切換フラグ、
（九）・・・メモリモードフラグ、　　（ＦＡ）・・・
アキュムレータモードフラグ。

Claims (2)

【特許請求の範囲】
1. （１）モード設定命令を解読する手段と、前記手段の出
   力を次の命令サイクルの所定のタイミングまで遅延する
   手段と、この遅延手段出力に基づいてＡＬＵのアキュム
   レータ側入力端子にラムあるいはレジスタのデータとア
   キュムレータのデータとを選択出力する手段とを備える
   マイクロコンピュータ。
2. （２）前記遅延手段がモード設定命令を解読する手段の
   出力の立ち下がりでセットされ、命令実行制御信号によ
   りリセットされるＲＳフリップフロップで構成される請
   求項１記載のマイクロコンピュータ。