JPH0693244B2

JPH0693244B2 - 情報処理装置

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Publication number: JPH0693244B2
Application number: JP25954285A
Authority: JP
Inventors: 淳長谷部; 良平加藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-11-19
Filing date: 1985-11-19
Publication date: 1994-11-16
Anticipated expiration: 2009-11-16
Also published as: JPS62118486A

Description

【発明の詳細な説明】以下の順序でこの発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段Ｆ作用Ｇ実施例 G₁画像処理装置の説明（第２図） G₂考えられるメモリコントロール回路の説明（第３図、第４図） G₃この発明によるメモリコントロール回路の一例の説明
（第１図）Ｈ発明の効果Ａ産業上の利用分野この発明は例えばビデオ画像処理装置等の情報処理装置
に関し、特に、そのメモリの使い方の技術に関する。

Ｂ発明の概要この発明はメモリとして複数枚１組のものを用い、単位
時間分の入力データを上記メモリの一つに書き込み、書
き込みでない残りのうちの１つのメモリから読み出しを
なし、データを処理する装置において、処理対象が複数
単位時間に１単位時間のデータでよい場合に、メモリと
して遊んでいるメモリを補助メモリとして用いるように
したものである。

Ｃ従来の技術ビデオ画像処理システムが種々提案されている（例え
ば、特開昭58-215813号公報参照）。

第６図はこのビデオ画像処理システムの一例を示すもの
である。すなわち、これは同図に示すように入出力部
（１）と、メモリ部（２）と、データ処理部（３）とか
ら構成されている。

入出力部（１）は、例えばビデオカメラ（４）よりのビ
デオ信号をA/D変換してデジタル画像データとし、これ
をメモリ部（２）に書き込み、また、このメモリ部
（２）より処理された画像データを読み出し、これをD/
A変換してアナログビデオ信号に戻し、これを例えばVTR
（５）に記録したり、モニタ受像機（６）に供給してビ
デオ画像をモニタできるようにする。

データ処理部（３）はメモリ部（２）にアドレスを与
え、ストアされた画像データを読み出してこれに種々の
加工処理を加え、その処理後のデータを再びメモリ部
（２）に書き込む処理を行う。

メモリ部（２）は画像のまとまり、すなわち１フィール
ドあるいは１フレーム分の容量を有する複数枚のフィー
ルドメモリあるいはフレームメモリを有する。

入出力部（１）よりメモリ部（２）への書き込み及び読
み出しはその画像のまとまりである１フィールドあるい
は１フレーム単位でなされる。

一方、データ処理部（３）はメモリ部（２）にストアさ
れている画像データのうち必要なものを読み出して処理
し、処理後のデータを再びメモリ部（２）に書込む。

この場合、メモリ部（２）のメモリは通常、２枚１組に
して使用され、一方がデータの書き込み状態のとき、他
方より読み出しができるようにされている。

Ｄ発明が解決しようとする問題点ところで上記のように２枚１組のメモリが設けられ、連
続的に処理ができるような処理装置において、特に実際
に処理をすべき処理対象のまとまり、例えばビデオ信号
でいえばフィールド又はフレームの信号を複数回に１回
取り込んで処理するような場合には２枚のメモリのうち
一方のメモリは遊んでいることになる。

すなわち、例えば前述の画像処理において、複数フレー
ムに１フレームずつメモリに書き込んで処理を行う場
合、１フレームのビデオデータを一方のメモリに書き込
んだ後は、それ以後次に他方のメモリに１フレームのデ
ータを書き込むまでは、その一方のメモリよりのデータ
のみを読み出して処理を行い、他方のメモリは遊んでい
ることになる。

Ｅ問題点を解決するための手段この発明はメモリの利用効率を高めるようにしたもの
で、この発明は、複数枚１組のメモリを有するメモリ部
と、データ処理部とを有し、複数単位時間毎に１単位時
間分の入力データを上記複数枚のメモリの一つの順次取
り込み、複数単位時間内に処理するものであって、上記
データ処理部よりアドレス信号及び書き込み制御信号を
含むコントロール信号を上記メモリ部に供給し、上記入
力データの書き込み動作がされていないメモリ又は上記
データ処理部よりのアドレスによって上記入力データの
読み出しがなされていないメモリを、上記データ処理部
よりの上記書き込み制御信号を含むコントロール信号に
よって上記処理の補助メモリとして使用する。

〔作用〕

遊んでいる方のメモリがデータ処理部に支配され、この
データ処理部よりの書き込み制御信号等のコントロール
信号により、このデータ処理部よりのデータがこの遊ん
でいる方のメモリに対して書き込み、また読み出しがな
されて処理の補助として使用される。

Ｇ実施例 G₁画像処理装置の説明第２図はこの発明装置を前従のようなビデオ画像処理に
適用した場合の一実施例である。この例のビデオ画像処
理装置は、特に、よりデータ処理の高速化を実現したも
のである。

すなわち、この例ではデータ処理部を主として画素値を
計算するプロセッサの系（以下PIPと称す）（30A）とア
ドレスの管理等のデータの流れの管理と処理のタイミン
グ合わせを司るプロセッサの系（以下PVPと称す）（30
B）とに分ける。

従来のデータ処理部ではこの両者の処理時間を合計した
処理時間を必要とするのに対し、このように分ければ両
者のうち、より大きい方の処理時間で済む（前掲特開昭
58-215813号公報参照）。したがって、この例の場合に
はビデオデータ処理をリアルタイムで行うことが可能に
なるほどの高速処理ができる。

また、同図において（10）は入出力部（以下IOCと称
す）、（20）はメモリ部（以下VIMと称す）で、これは
入力画像メモリ（VIMIN）（20A）と出力画像メモリ（VI
MOUT）（20B）とからなる。（40）は処理の実行，停止
をコントロールするプロセッサ（以下TCと称す）であ
る。

IOC（10）は前述と同様にビデオカメラやVTRからのビデ
オ信号をA/D変換し、入力画像メモリ（20A）に画像イメ
ージで書き込み、また、処理後の画像を出力画像メモリ
（20B）から読み出し、D/A変換し、モニタ等に出力す
る。

この場合、このIOC（10）に入出力可能な信号はNTSC方
式あるいはR,G,B方式のビデオ信号であり、その方式の
指定はTC（40）によりなされる。

また、１画素は例えば８ビットのデータとされる。

VIM（20）は複数枚のフレームメモリ、例えば12枚の756
×512バイトのフレームメモリから構成されているが、
この例の場合、これら12枚のフレームメモリの使われ方
は固定的ではなく、処理目的に応じ、あるいは処理対象
画像に応じ、入力画像メモリ（20A）と出力画像メモリ
（20B）とに自由に割り当てることができるようにされ
ている。

また、メモリは２枚１組にして使用され、一方が書き込
み状態のとき、他方より読み出しができるようにされ
て、IOC（10）によるVIM（20）の外部からの処理と、PI
P（30A）及びPVP（30B）によるVIM（20）の内部での処
理が並行して行えるようにされている。この場合におい
て、このVIM（20）の複数枚のフレームメモリが、IOC
（10）の支配下におかれるか、PVP（30B）の支配下にお
かれるかの支配モード信号はIOC（10）より発生し、VIM
（20）に供給されている。

また、この入出力部（10）からは、２枚１組のメモリの
うち、最新の入力データがどちらに入っているかを示す
役割モード信号PMが発生する。

PIP（30A）とPVP（30B）は基本的には同じアーキテクチ
ャで、制御部、演算部、メモリ部、入出力ポートからな
る独立のプロセッサからなり、それぞれ複数の単位プロ
セッサからなるマルチプロセッサ構成とされ、主として
並列処理方式により処理の高速化が図られている。

PIP（30A）は例えば60枚のPIPプロセッサと数枚のサブ
のプロセッサを有し、VIM（20）よりの画像データを加
工し又は内部で画像データを生成する。このPIP（30A）
のクロックはTC（40）より供給される。

PVP（30B）は30枚ほどのプロセッサを有し、VIM（20）
よりの画素データのPIP（30A）への割り当てや回収など
VIM（20）より内側の画像データの流れをコントロール
する。

すなわち、PVP（30B）ではVIM（20）へのアドレスデー
タ及び書き込み選択信号、出力選択信号やメモリの書き
込み信号を含むコントロール信号を生成し、これらをVI
M（20）に供給するとともに、PIP（30A）の入出力コン
トロール信号や他のコントロール信号を生成し、これら
をPIP（30A）に供給する。

この画像データ処理としては常に入力画像メモリ（20
A）の１枚のフレームよりのデータのみを処理して出力
画像メモリ（20B）にその処理後のデータを書き込む場
合のみのではなく、複数枚のフレームメモリよりの複数
フレームにまたがるデータを用いて処理を行うこともあ
る。

そして、PIP（30A）及びPVP（30B）での演算桁数は16ビ
ットが標準で、画像データ処理の演算処理は１フレーム
の画像データは１フレーム以内の処理すなわちリアルタ
イム処理ができるような処理速度が可能とされる。もっ
とも、１フレーム以上の処理時間を必要とする処理もあ
る。

この場合、PIP（30A）及びPVP（30B）による画像データ
処理はフレームに同期して行われる。このため、PVP（3
0B）にはIOC（10）よりフレームに同期した処理開始タ
イミング信号PS（処理開始とするときローレベルとな
る）が供給される。一方、PVP（30B）からは１つの処理
が終了したことを示す信号OKがIOC（10）に供給され
る。

信号PSはリアルタイム処理（１フレームのデータを1/30
秒で処理）の場合には各フレームの始めの時点で得ら
れ、それ以外のときは信号OKが出た次のフレームの始め
及びユーザにより指定されたフレームの始めの時点で得
られる。

信号OKはPVP（30B）のプロセッサのうち処理系のタイミ
ング管理を司るこのPVP（30B）の中核のプロセッサより
処理が終わると出力される。

すなわち、このPVP（30B）の中核のプロセッサではIOC
（10）からの処理開始タイミング信号PSがローレベルに
なったことをプログラム的に検出する。そして、信号PS
がローレベルになったことを検出すると、このプロセッ
サが走り出し、PVP（30B）内の他のプロセッサ及びPIP
（30B）に対し、プログラムによりタイミング信号TSを
出して、VIM（20）にアドレスを供給し、VIM（20）より
画像データを読み出してPIP（30A）にて加工処理を行
う。

この例の場合、画像データ処理としては次の３つのモー
ドを選択できるようにされている。

Ｎフレームに１回１フレームを取り込んで処理をす
る。特にＮ＝１とすればリアルタイム処理となる。

前の処理が終わった時点の次のフレームを自動的に
取り込んで処理をする。

ユーザがボタンなどで指示をした時点の次のフレー
ムを取り込んで処理をする。

G₂考えられるメモリコントロール回路の説明ところで、２枚１組のメモリをコントロールする場合、
入出力部（10）による支配と、PVP（30B）による支配と
がぶつからないように個々の画像メモリにアドレスや書
き込み読み出し制御信号等のコントロール信号をメモリ
部（20）に対して送らなければならない。これを正しく
行なうことは容易ではないが、第３図のようにすれば、
画像メモリが２枚１組であることをIOC（10）及びPVP
（30B）がともに忘れてコントロールすることができ、
コントロールが非常に簡明になる。

同図において、（201）及び（202）は２枚１組のメモリ
である。入力端（203）にはIOC（10）によりA/D変換さ
れたデジタル画像データあるいはPIP（30A）で加工処理
されたデジタル画像データが供給され、この入力端（20
3）を通じた画像データは２枚のフレームメモリ（201）
及び（202）のデータ入力端子に供給される。

また、（204）は出力端で、メモリ（201）及び（202）
より読み出された画像データがこれに得られ、これはPI
P（30A）に供給されて加工処理の対象とされ、あるいは
IOC（10）に供給されてD/A変換されてアナログビデオ信
号に戻される。

（205）及び（206）はそれぞれメモリ（201）及び（20
2）に対するアドレス信号及びコントロール信号を選択
する選択器で、IOC（10）よりアドレス信号、書き込み
読み出し制御信号等のコントロール信号がそのそれぞれ
のＡ側入力端に供給されるとともに、PVP（30B）よりア
ドレス信号、書き込み読み出し制御信号等のコントロー
ル信号がそれぞれのＢ側入力端に供給される。

また、IOC（10）よりの支配モード信号CMがそのまま選
択器（205）のセレクト端子に供給されるとともにイン
バータ（207）により極性反転されて選択器（06）のセ
レクト端子に供給される。

この場合、選択器（205）及び（206）はセレクト端子に
供給されるセレクト信号が「０」のとき出力としてＡ側
入力端に供給される信号を導出し、「１」のとき出力と
してＢ側入力端に供給される信号を導出する。

したがって、支配モード信号CMが「０」のときは選択器
（205）からはIOC（10）よりのアドレス信号及び書き込
み読み出し制御信号等のコントロール信号がメモリ（20
1）に供給され、メモリ（201）はIOC（10）の支配とな
り、入力画像メモリに対しては入力データを書き込むモ
ードとなり、出力画像メモリよりは処理後のデータを読
み出すモードとなる。

一方選択器（206）のセレクト信号はインバータ（207）
のため「１」となるので、この選択器（206）からはPVP
（30B）よりのアドレス信号及び書き込み読み出し制御
信号等のコントロール信号がメモリ（202）に供給さ
れ、このメモリ（202）はPVP（30B）の支配となり、入
力画像メモリに対してはデータを読み出してPIP（30A）
に送るモードとなり、出力画像メモリに対しては処理後
のデータを書き込むモードとなる。

支配モード信号CMが「１」のときは、選択器（205）及
び（206）が逆の選択をするので、メモリ（201）はPVP
（30B）の支配、メモリ（202）はIOC（10）の支配とな
る。

ところが、この第３図のメモリコントロールの方法では
Ｎフレームに１回、１フレームの画像データを取り込ん
で処理をするモードでは一方のメモリが遊んでしまうと
いう不都合は取り除けない。

すなわち、例えばメモリ（201）及び（202）が入力画像
メモリ（20A）のメモリである場合における支配モード
は第４図に示すようになる。

同図において、ＩはIOC（10）の支配、P,はPVP（30
B）の支配であることを示し、は最新の入力データが
入っているメモリを示している。すなわち、処理すべき
入力データの１フレーム分がＩのメモリに書き込まれ、
でこれが読み出され、処理に使用されることになる。
丸の付いていないＰは既に処理済のデータがはいってい
るメモリで、これは遊んでいることになる。

G₃この発明によるメモリコントロール回路の一例の説明第１図はこの発明によるメモリコントロール回路の一例
で、前記画像処理装置に適用した場合の例で、これは説
明の簡単のため例えば２枚のフレームメモリからなる入
力画像メモリ（20A）をコントロールする場合としてい
る。

すなわち、（301）及び（302）は１組のフレームメモリ
で、IOC（10）の入力部（10I）よりの画像データ及びそ
のメモリアドレス信号と、PIP（30A）よりの処理後の画
像データ及びPVP（30B）よりのそのメモリアドレス信号
とが、それぞれ選択器（303）及び（304）において選択
されてこれらメモリ（301）及び（302）に供給される。
この例の場合、入力部（10I）からはメモリ（301）の支
配モード信号CM₁と、メモリ（302）の支配モード信号CM
₂が得られるとともに、メモリ（301）（302）に対する
役割モード信号PMが得られる。

支配モード信号CM₁及びCM₂は、それぞれメモリ（301）
及び（302）がIOC（10）の支配か、PVP（30B）の支配か
を示す信号であり、役割モード信号PMは最初の入力デー
タがどちらのメモリに入っているかを示す信号である。
換言すれば、第４図に示すモード図において、各メモリ
がＩであるかＰ又はであるかを示すのが支配モード信
号CM₁及びCM₂であり、また、どちらのメモリがである
かを示すのが役割モード信号である。

この例では、支配モード信号CM₁及びCM₂はＩのとき
「１」、Ｐ又はのとき「０」とされ、役割モード信号
PMはメモリ（301）がで「１」、メモリ（302）がで
「０」とされる。

入力部（10I）からはさらに書き込み読み出し制御信号W
EIが得られる。

一方、PVP（30B）からはアドレス信号の他、出力選択信
号OS、書き込み選択信号WS、書き込み読み出し制御信号
WEPが得られる。

出力選択信号OSはのメモリから読み出すか、Ｐのメモ
リから読み出すかの信号で、前者のとき「０」、後者の
とき「１」となる。

書き込み選択信号WSは、のメモリに書き込むか、Ｐの
メモリに書き込むかを決める信号で前者のとき「０」、
後者のとき「１」となる。

書き込み読み出し制御信号WEP及びWEIは、これが「１」
のとき書き込みとなるようにされるが、メモリ（301）
及び（302）はその制御入力端WEが「０」のとき書き込
み状態とされる。

支配モード信号CM₁は選択器（303）に、支配モード信号
CM₂は選択器（304）に、それぞれ供給される。

したがって、メモリ（301）又は（302）がIOC（10）の
支配モードＩであるときは、支配モード信号CM₁又はCM₂
が「１」であるので選択器（303）又は（304）よりは入
力部（10I）よりの入力データとアドレス信号とがメモ
リ（301）又は（302）に供給される。このとき書き込み
読み出し制御信号WEIが「１」であれば、メモリ（301）
がIOC（10）の支配であるときは信号CM₁が「１」である
から、ナンドゲート（305）の出力が「０」になり、こ
のためアンドゲート（309）の出力も「０」になり、メ
モリ（301）の制御入力端WEが「０」になり、このメモ
リ（301）は書き込み状態になる。一方、メモリ（302）
がIOC（10）支配であるときは信号CM₂が「１」であるか
らナンドゲート（306）の出力が「０」になり、このた
めアンドゲート（310）の出力も「０」になり、メモリ
（302）の制御入力端WEが「０」になって、このメモリ
（302）が書き込み可能状態になり、それぞれ、入力デ
ータがそのアドレス信号に従って書き込まれる。

次に、メモリ（301）又は（302）がPVP（30B）の支配モ
ードＰ又はであるときは支配モード信号CM₁又はCM₂が
「０」であるので選択器（303）又は（304）よりはPIP
（30A）で処理されたデータ及びPVP（30B）よりのアド
レス信号がこれらメモリ（301），（302）の入力端に供
給される状態になる。

一方、役割モード信号PMがそのまま選択器（311）の一
方の入力端Ａに供給されるとともにインバータ（312）
によって極性反転されてこの選択器（311）の他方の入
力端Ｂに供給される。そして、PVP（30B）よりの出力選
択信号OSがこの選択器（311）のセレクト信号として供
給される。この選択器（311）の出力OEはメモリ（302）
の出力イネーブル端子に供給されるとともにインバータ
（313）を介してメモリ（301）の出力イネーブル端子に
供給され、この出力OEが「１」でメモリ（301）が出力
イネーブル、「０」でメモリ（302）が出力イネーブル
の状態となる。

役割モード信号PMが「１」であるときは、メモリ（30
1）がであるが、このとき、出力選択信号OSが「０」
であれば、選択器（311）の出力は「１」となり、メモ
リ（301）が出力イネーブルの状態となる。つまり、
のメモリ（301）よりの読み出しがなされる。

一方、このとき出力選択信号OSが「１」であれば選択器
（311）の出力は「０」となり、Ｐであるメモリ（302）
が出力イネーブルの状態になる。

逆に、役割モード信号PMが「０」であるときは、メモリ
（302）がであるが、このとき出力選択信号OSが
「１」であれば、選択器（311）の出力OEは「０」とな
り、であるメモリ（302）が出力イネーブルの状態と
なり、出力選択信号OSが「０」であれば同様にしてＰで
あるメモリ（301）が出力イネーブルの状態になる。

このとき、PVP（30B）よりの書き込み読み出し制御信号
WEPが「０」であれば、ナンドゲート（307）及び（30
8）の出力はともに「１」になる。一方、支配モード信
号CM₁及びCM₂はPVP（30B）支配では「０」であるので、
ナンドゲート（305）及び（306）の出力もともに「１」
になる。よって、アンドゲート（309）及び（310）の出
力はともに「１」になり、メモリ（301）及び（302）は
読み出し状態となる。しかし、前述のように出力選択信
号OSによって出力イネーブルにされるメモリが選択さ
れ、そのイネーブルにされたメモリから選択器（303）
又は（304）を通じたPVP（30B）よりのアドレス信号に
従って画像データが読み出され、PIP（30A）に供給され
ることになる。

つまり、役割モード信号によってどちらのメモリがで
あるかが指示され、出力選択信号OSによってのメモリ
又はＰのメモリのどちらのメモリから読み出すかが決定
される。

ここで、のメモリより読み出すモードは最新データを
PIP（30A）で処理するために読み出すモードであり、Ｐ
のメモリより読み出すのは後述するように前回の処理後
のフレームデータを読み出して使用する場合、あるいは
後述するように補助メモリとして処理途中のデータが書
き込まれていたものが読み出されるモードである。

次にPVP（30B）よりの書き込み読み出し制御信号WEPが
「１」であれば、この信号WEPが一方の入力端に供給さ
れるナンドゲート（307）及び（308）の出力は、その他
方の入力端に供給される信号に応じて「０」又は「１」
になる。

このナンドゲート（307）及び（308）の他方の入力端に
は選択器（314）の出力がナンドゲート（307）にはその
まま、ナンドゲート（308）にはインバータ（315）を介
して、供給される。そして、この選択器（314）の一方
の入力端Ａには役割モード信号PMがそのまま供給され、
他方の入力端Ｂにはインバータ（312）よりの役割モー
ド信号PMが極性反転された信号が供給される。さらに、
PVP（30B）よりの書き込み選択信号WSがこの選択器（31
4）のセレクト端子に供給される。

この書き込み選択信号WSが「０」のとき、選択器（31
4）よりは入力端Ａの役割モード信号PMが得られるが、
その役割モード信号PMが「１」でメモリ（301）がで
あるときは、ナンドゲート（307）の出力が「０」にな
り、よってアンドゲート（309）の出力が「０」になる
ため、このメモリ（301）が書き込み状態となる。ま
た、役割モード信号PMが「０」でメモリ（302）がで
あるときはナンドゲート（308）の出力が「０」にな
り、アンドゲート（310）の出力が「０」になるためこ
のメモリ（302）が書き込み状態となる。

つまり、書き込み選択信号WSが「０」のときはであ
るメモリに対し書き込みが可能になり、PVP（30B）より
のアドレス信号によりPIP（30A）よりの画像データがそ
のメモリに書き込まれる。

これは処理すべきフレームデータを処理して得られたも
のを次のフレームデータの処理のときに使いたい場合に
使用されるモードで、第４図のモード図において連続し
てのモードにあるメモリのその最後ののときに処理
後のデータを書き込むようにする。

一方、書き込み選択信号WSが「１」のときは選択器（31
4）よりは役割モード信号PMの極性反転信号が得られる
ため、メモリ（301）がとなる信号PMが「１」のとき
は、ナンドゲート（308）の出力が「０」、よってアン
ドゲート（310）が「０」となり、Ｐであるメモリ（30
2）が書き込み状態となる。同様にメモリ（302）がと
なる信号PMが「０」のときは、ナンドゲート（307）及
びアンドゲート（309）の出力が「０」となり、Ｐであ
るメモリ（301）が書き込み状態となる。

つまり、書き込み選択信号WSが「１」のときはＰである
メモリに対し書き込みが可能になり、PVP（30B）よりの
アドレス信号によってPIP（30A）よりの画像データがそ
のメモリに書き込まれる。

Ｐのモードにあるメモリは遊んでいるメモリであるが、
このメモリにPIP（30A）で処理された画像データが一時
書き込まれ、また、前述のように読み出され、また処理
されて書き込み、読み出しがなされるというように補助
メモリとして使用されるものである。

以上は入力画像メモリ（20A）のメモリコントロールに
ついて説明したが、出力画像メモリ（20B）の支配モー
ドについて考えると第５図のようになり、一方がIOC（1
0）支配のとき他方はPVP（30B）支配となり、のモー
ドは存在しない。

この出力画像メモリ（20B）においてＩは最終出力デー
タをIOC（10）に支配されて読み出すモードであり、Ｐ
はPIP（30A）の処理後のデータを適宜補助メモリとして
書き込めるモード又は最終データをメモリに書き込むモ
ードである。

したがって、この出力画像メモリ（20B）に対しても
のモード以外を除けば入力画像メモリ（20B）と同様に
してメモリコントロールでき、適宜遊んでいるメモリを
補助メモリとして使用することができるものである。

なお、上述のように第１図の例では種々のモード概念に
よりメモリコントロールするので、IOC（10）とPVP（30
B）、PIP（30A）が互いに他を意識することなく単純明
快に制御信号を出せるものである。

なお、以上は情報信号が画像データの場合について説明
したが、この発明は画像データ以外の情報信号を単位時
間分毎に処理する場合にも、もちろん適用可能である。

Ｈ発明の効果この発明によれば、２枚以上を１組として使用するメモ
リを用いて連続的な処理を行なう処理装置において、遊
んでいるメモリを補助メモリとして使うことにより、メ
モリの使用効率が上がるとともに、メモリを特に増やさ
ずにより複雑な処理ができるものである。

【図面の簡単な説明】

第１図はこの発明の要部の一例のブロック図、第２図は
この発明が適用される画像処理装置の一例のブロック
図、第３図はメモリコントロール回路の一例のブロック
図、第４図及び第５図はメモリコントロール状態を説明
するための図、第６図は画像処理装置の一例のブロック
図である。（10）は入出力系、（20）はメモリ部、（301）及び（3
02）は１組のフレームメモリ、（30A）及び（30B）はデ
ータ処理部を構成するプロセッサである。

Claims

【特許請求の範囲】

【請求項１】複数枚１組のメモリを有するメモリ部と、
データ処理部とを有し、複数単位時間毎に１単位時間分
の入力データを上記複数枚のメモリの一つに順次取り込
み、複数単位時間内に処理するものであって、上記データ処理部よりアドレス信号及び書き込み制御信
号を含むコントロール信号を上記メモリ部に供給し、上
記入力データの書き込み動作がされていないメモリ又は
上記データ処理部よりのアドレスによって上記入力デー
タの読み出しがなされていないメモリが上記データ処理
部よりの上記書き込み制御信号を含むコントロール信号
によって上記処理の補助メモリとして使用されるように
なされた情報処理装置。