JPH0789367B2 - デ−タ入力記憶装置 - Google Patents
デ−タ入力記憶装置Info
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- JPH0789367B2 JPH0789367B2 JP60255452A JP25545285A JPH0789367B2 JP H0789367 B2 JPH0789367 B2 JP H0789367B2 JP 60255452 A JP60255452 A JP 60255452A JP 25545285 A JP25545285 A JP 25545285A JP H0789367 B2 JPH0789367 B2 JP H0789367B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばビデオ画像処理装置においてデータを
取り込む際に用いられるデータ入力記憶装置に関する。
取り込む際に用いられるデータ入力記憶装置に関する。
本発明はデータ入力記憶装置に関し、処理された結果の
データをフィードバックして書込むことができるように
したことにより、補助メモリ等を用いることなく次の処
理に結果のデータを受け渡して、容易に累積処理等が行
えるようにするものである。
データをフィードバックして書込むことができるように
したことにより、補助メモリ等を用いることなく次の処
理に結果のデータを受け渡して、容易に累積処理等が行
えるようにするものである。
本願出願人は先に、ビデオ画像処理に適用できるディジ
タル信号処理装置（特開昭58−215813号公報参照）を提
案した。
タル信号処理装置（特開昭58−215813号公報参照）を提
案した。
すなわち第４図はその装置の概略を説明するもので、図
において（21）は入力端子、（22）は入出力制御（IO
C）系、（23）は入力画像メモリ（VIM）系、（24）は信
号処理（PIP）系、（25）はアドレス生成（PVP）系、
（26）は出力画像メモリ（VIM）系、（27）は主制御（T
C）系、（28）は出力端子である。
において（21）は入力端子、（22）は入出力制御（IO
C）系、（23）は入力画像メモリ（VIM）系、（24）は信
号処理（PIP）系、（25）はアドレス生成（PVP）系、
（26）は出力画像メモリ（VIM）系、（27）は主制御（T
C）系、（28）は出力端子である。
この装置において、入力端子（21）にはビデオカメラ
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系（22）に供給され、AD変換
等により所定ディジタルデータに変換されてVIM系（2
3）に書込まれる。なのIOC系（22）からディジタルデー
タ以外にもクロック、支配モード信号、アドレス、書込
制御信号等の外側からVIM系（23）を制御する信号が供
給されている。
（図示せず）等からのアナログのビデオ信号が供給され
る。このビデオ信号がIOC系（22）に供給され、AD変換
等により所定ディジタルデータに変換されてVIM系（2
3）に書込まれる。なのIOC系（22）からディジタルデー
タ以外にもクロック、支配モード信号、アドレス、書込
制御信号等の外側からVIM系（23）を制御する信号が供
給されている。
またこのVIM系（23）に、PVP（25）から処理を行うディ
ジタルデータのアドレス、書込制御、読出モード、デー
タセレクト等の内側からVIM系（23）を制御する信号が
供給され、このアドレスのデータがPIP系（24）に転送
されて処理が行われる。さらにPIP系（24）で処理され
たデータがVIM系（26）に供給され、このVIM系（26）に
PVP系（25）からのアドレス等が供給される。これによ
って処理されたディジタルデータがVIM系（26）に書込
まれる。
ジタルデータのアドレス、書込制御、読出モード、デー
タセレクト等の内側からVIM系（23）を制御する信号が
供給され、このアドレスのデータがPIP系（24）に転送
されて処理が行われる。さらにPIP系（24）で処理され
たデータがVIM系（26）に供給され、このVIM系（26）に
PVP系（25）からのアドレス等が供給される。これによ
って処理されたディジタルデータがVIM系（26）に書込
まれる。
さらにこのVIM系（26）にもIOC系（22）からのアドレス
等が供給され、これによって読出されたディジタルデー
タがIOC系（22）に供給され、DA変換等により所定のア
ナログのビデオ信号に変換されて出力端子（28）に取出
される。
等が供給され、これによって読出されたディジタルデー
タがIOC系（22）に供給され、DA変換等により所定のア
ナログのビデオ信号に変換されて出力端子（28）に取出
される。
なおTC系（27）からは、各系（22）〜（26）に対してそ
れぞれモード、方式等の指定信号やクロック信号等が供
給される。
れぞれモード、方式等の指定信号やクロック信号等が供
給される。
またIOC系（22）からPVP系（25）へ処理すべきフレーム
の開始信号が供給されると共に、PVP系（25）からIOC系
（22）へ処理の終了信号が供給される。
の開始信号が供給されると共に、PVP系（25）からIOC系
（22）へ処理の終了信号が供給される。
このようにして入力端子（21）に供給されたビデオ信号
がディジタル処理されて出力端子（28）に取出されるわ
けであるが、上述の装置によれば、処理に必要な機能を
それぞれの系（22）〜（26）に分担し、各系（22）〜
（26）ごとに独立に制御回路を設けてそれぞれ独立のマ
イクロプログラムで制御を行うことができるので、各系
ごとのソフトウェアの負担が少なく、簡単なプログラム
で高速の処理を行うことができる。これによって例えば
ビデオ信号をリアルタイムで処理することも可能になっ
ている。
がディジタル処理されて出力端子（28）に取出されるわ
けであるが、上述の装置によれば、処理に必要な機能を
それぞれの系（22）〜（26）に分担し、各系（22）〜
（26）ごとに独立に制御回路を設けてそれぞれ独立のマ
イクロプログラムで制御を行うことができるので、各系
ごとのソフトウェアの負担が少なく、簡単なプログラム
で高速の処理を行うことができる。これによって例えば
ビデオ信号をリアルタイムで処理することも可能になっ
ている。
さらに上述の装置において、処理の内容はPIP系（24）
等のマイクロプログラムによって決定される。そこでこ
れらのマイクロプログラムを書替えることによって処理
の内容を変更することができる。
等のマイクロプログラムによって決定される。そこでこ
れらのマイクロプログラムを書替えることによって処理
の内容を変更することができる。
すなわち第５図はPIP系（24）の具体的な構成を示し、
このPIP系（24）は実際には多数（例えば60個）の処理
プロセッサ部が並列に設けられて形成されるが、図では
その内の２個のみが示されている。この図において、VI
M系（23）からのディジタルデータは各プロセッサ部（3
0a）（30b）・・・ごとに設けられた入力レジスタ（FR
A）（31a）（31b）・・・に供給されると共に、これら
のレジスタはPVP系（25）によってVIM系（23）の読出ア
ドレスに合わせて制御され、各プロセッサ部ごとに必要
な所定量のデータが記憶される。
このPIP系（24）は実際には多数（例えば60個）の処理
プロセッサ部が並列に設けられて形成されるが、図では
その内の２個のみが示されている。この図において、VI
M系（23）からのディジタルデータは各プロセッサ部（3
0a）（30b）・・・ごとに設けられた入力レジスタ（FR
A）（31a）（31b）・・・に供給されると共に、これら
のレジスタはPVP系（25）によってVIM系（23）の読出ア
ドレスに合わせて制御され、各プロセッサ部ごとに必要
な所定量のデータが記憶される。
これらのレジスタ（31a）（31b）・・・に書込まれたデ
ータがそれぞれ演算部（32a）（33a），（32b）（33b）
・・・に供給される。そしてこれらの演算部にはそれぞ
れ加減算器、乗算器及び係数メモリ、データメモリ共が
設けられ、制御部（34a）（34b）・・・からの制御信号
に従って線形及び非線形のデータ変換演算を行う。さら
にこの演算結果は演算部（33a）（33b）・・・に得ら
れ、この演算部（33a）（33b）・・・がPVP系（25）に
よってVIM系（26）の書込アドレスに合わせて制御さ
れ、演算結果がVIM系（26）の所望部に書込まれる。
ータがそれぞれ演算部（32a）（33a），（32b）（33b）
・・・に供給される。そしてこれらの演算部にはそれぞ
れ加減算器、乗算器及び係数メモリ、データメモリ共が
設けられ、制御部（34a）（34b）・・・からの制御信号
に従って線形及び非線形のデータ変換演算を行う。さら
にこの演算結果は演算部（33a）（33b）・・・に得ら
れ、この演算部（33a）（33b）・・・がPVP系（25）に
よってVIM系（26）の書込アドレスに合わせて制御さ
れ、演算結果がVIM系（26）の所望部に書込まれる。
そしてこの場合に、制御部（34a）（34b）・・・からの
制御信号はマイクロプログラムメモリ（MPM）（35a）
（35b）・・・に書込まれたマイクロプログラムに従っ
て形成される。そこでこのMPM（35a）（35b）・・・を
いわゆるRAM構成とし、このMPM（35a）（35b）・・・に
変更部（36a）（36b）・・・を通じて外部からのマイク
ロプログラムを書込むことにより、マイクロプログラム
を書替て処理の内容を変更することができる。
制御信号はマイクロプログラムメモリ（MPM）（35a）
（35b）・・・に書込まれたマイクロプログラムに従っ
て形成される。そこでこのMPM（35a）（35b）・・・を
いわゆるRAM構成とし、このMPM（35a）（35b）・・・に
変更部（36a）（36b）・・・を通じて外部からのマイク
ロプログラムを書込むことにより、マイクロプログラム
を書替て処理の内容を変更することができる。
ところで、上述の装置において、IOC系（22）からの入
力データは、例えば１フレーム分がVIM系（23）に一旦
書込まれ、この１フレーム内でのランダムアクセスを可
能にしてから内部のPIP系（24）に取込まれる。その場
合に具体的な構成としては、それぞれ１フレーム分の記
憶容量の２つのメモリ1,2を設け、第６図Ａに示すよう
に各フレームごとにIOC系（22）からのデータを交互に
書込（Ｗ）むと共に、書込の行われていない側のメモリ
をPVP系（25）にて読出（Ｒ）してPIP系（24）に供給す
るようにする。図中（−）は任意である。
力データは、例えば１フレーム分がVIM系（23）に一旦
書込まれ、この１フレーム内でのランダムアクセスを可
能にしてから内部のPIP系（24）に取込まれる。その場
合に具体的な構成としては、それぞれ１フレーム分の記
憶容量の２つのメモリ1,2を設け、第６図Ａに示すよう
に各フレームごとにIOC系（22）からのデータを交互に
書込（Ｗ）むと共に、書込の行われていない側のメモリ
をPVP系（25）にて読出（Ｒ）してPIP系（24）に供給す
るようにする。図中（−）は任意である。
これによって、例えばPIP系（24）での処理が１フレー
ム期間以内で終了するものであれば、入力データを連続
的に処理することができる。
ム期間以内で終了するものであれば、入力データを連続
的に処理することができる。
これに対してPIP系（24）での処理が複数のフレーム期
間に跨がるときは、同図Ｂに示すように、任意のフレー
ム期間に一方のメモリ１に書込まれたデータをその後の
処理期間に繰返し読出すと共に、処理が終了した直後の
フレーム期間に他方のメモリ２に書込を行う。ここでIO
C系（22）からメモリ1,2へ書込を上述のように交互に行
うようにすれば、IOC系（22）からの制御を常にほぼ同
等に行うことができ、IOC系（22）の制御のためのプロ
グラム等が簡単になる。
間に跨がるときは、同図Ｂに示すように、任意のフレー
ム期間に一方のメモリ１に書込まれたデータをその後の
処理期間に繰返し読出すと共に、処理が終了した直後の
フレーム期間に他方のメモリ２に書込を行う。ここでIO
C系（22）からメモリ1,2へ書込を上述のように交互に行
うようにすれば、IOC系（22）からの制御を常にほぼ同
等に行うことができ、IOC系（22）の制御のためのプロ
グラム等が簡単になる。
ところがこの装置において、処理された結果のデータを
さらに次の処理に受け渡して、累積のデータ等を得るよ
うな処理を行う要求が出された。その場合に上述のよう
に複数のフレームに跨った処理を行った後にその結果の
データを次の処理に受け渡そうとすると、例えばこのデ
ータを図中にかっこ付けて示すように開いている側のメ
モリ２に書込んだとしても、これは直後のフレームにIO
C系（22）からのデータ書込まれるために破壊されて受
け渡しを行うことはできない。
さらに次の処理に受け渡して、累積のデータ等を得るよ
うな処理を行う要求が出された。その場合に上述のよう
に複数のフレームに跨った処理を行った後にその結果の
データを次の処理に受け渡そうとすると、例えばこのデ
ータを図中にかっこ付けて示すように開いている側のメ
モリ２に書込んだとしても、これは直後のフレームにIO
C系（22）からのデータ書込まれるために破壊されて受
け渡しを行うことはできない。
また結果のデータをメモリ２に書込んだ後に、IOC系（2
2）からのデータをメモリ１側に書込むことは、メモリ
1,2に交互に書込むことになっている外側からの制御を
このときだけ変えることになり、IOC系（22）のプログ
ラム等が複雑になってしまう。さらに受け渡しのために
第３のメモリ３を設けることは、装置の構成を複雑に
し、プログラムを一層複雑にしてしまうおそれがあっ
た。
2）からのデータをメモリ１側に書込むことは、メモリ
1,2に交互に書込むことになっている外側からの制御を
このときだけ変えることになり、IOC系（22）のプログ
ラム等が複雑になってしまう。さらに受け渡しのために
第３のメモリ３を設けることは、装置の構成を複雑に
し、プログラムを一層複雑にしてしまうおそれがあっ
た。
上述した従来の技術では、累積の処理等を行う場合に、
処理結果等を容易に次の処理に受け渡すことができない
などの問題点があった。
処理結果等を容易に次の処理に受け渡すことができない
などの問題点があった。
本発明は、２個１組のメモリ（1a）（1b）を有し、上記
２個のメモリに交互に外部からのデータを下記む第１の
制御手段（IOC系（22））と、上記メモリに書込まれた
データを内部へ読出す第２の制御手段（PVP系（25））
とが設けられ、上記第２の制御手段によって読出された
データをデータ処理手段（PIP系（24））に供給するよ
うにしたデータ入力記憶装置（VIM系（23））におい
て、上記第２の制御手段は上記第１の制御手段の動作を
監視する機能を有し、上記処理手段での処理の行われた
結果のデータを、次の上記メモリの書込み時点で、上記
第２の制御手段から上記第１の制御手段の支配モード信
号と逆の側の上記メモリを選択する制御信号を出力し
て、上記逆の側の上記メモリに再書込みすることによ
り、上記結果のデータを次の上記処理手段の処理を受け
渡せるようにしたデータ入力記憶装置である。
２個のメモリに交互に外部からのデータを下記む第１の
制御手段（IOC系（22））と、上記メモリに書込まれた
データを内部へ読出す第２の制御手段（PVP系（25））
とが設けられ、上記第２の制御手段によって読出された
データをデータ処理手段（PIP系（24））に供給するよ
うにしたデータ入力記憶装置（VIM系（23））におい
て、上記第２の制御手段は上記第１の制御手段の動作を
監視する機能を有し、上記処理手段での処理の行われた
結果のデータを、次の上記メモリの書込み時点で、上記
第２の制御手段から上記第１の制御手段の支配モード信
号と逆の側の上記メモリを選択する制御信号を出力し
て、上記逆の側の上記メモリに再書込みすることによ
り、上記結果のデータを次の上記処理手段の処理を受け
渡せるようにしたデータ入力記憶装置である。
これによれば、処理の結果のデータを前回書込まれたメ
モリに再書込みするようにしたので、このデータは次の
メモリの書込が行われても破壊されることがなく、容易
に次の処理へのデータの受け渡しをすることができる。
モリに再書込みするようにしたので、このデータは次の
メモリの書込が行われても破壊されることがなく、容易
に次の処理へのデータの受け渡しをすることができる。
第１図において、IOC系（22）からの入力データがVIM系
（23）を構成するメモリ１（1a）及びメモリ２（1b）に
供給されると共に、IOC系（22）からの書込アドレスが
アドレス選択回路（2a）（2b）に供給される。さらにIO
C系（22）からメモリ（1a）（1b）のいずれかを選択す
る支配モード信号が選択回路（2a）（2b）供給され、ま
たIOC系（22）からの書込制御信号がメモリ（1a）（1
b）に供給される。
（23）を構成するメモリ１（1a）及びメモリ２（1b）に
供給されると共に、IOC系（22）からの書込アドレスが
アドレス選択回路（2a）（2b）に供給される。さらにIO
C系（22）からメモリ（1a）（1b）のいずれかを選択す
る支配モード信号が選択回路（2a）（2b）供給され、ま
たIOC系（22）からの書込制御信号がメモリ（1a）（1
b）に供給される。
そしてIOC系（22）から、メモリ（1a）（1b）を交互に
選択するように支配モード信号が出力されることによっ
て、選択された側のメモリにアドレスが供給され、さら
に書込制御信号が出力されることによってIOC系（22）
からのデータが、例えば１フレームごとにメモリ（1a）
（1b）に交互に書込まれる。
選択するように支配モード信号が出力されることによっ
て、選択された側のメモリにアドレスが供給され、さら
に書込制御信号が出力されることによってIOC系（22）
からのデータが、例えば１フレームごとにメモリ（1a）
（1b）に交互に書込まれる。
さらにPVP系（25）からのアドレスが選択回路（2a）（2
b）に供給されると共に、PVP系（25）から、上述の支配
モード信号で選択されたのと同じ側のメモリを選択する
か逆の側のメモリを選択するかの制御信号が選択回路
（2a）（2b）に供給される。またPVP系（25）からの書
込／読出制御信号がメモリ（1a）（1b）に供給される。
b）に供給されると共に、PVP系（25）から、上述の支配
モード信号で選択されたのと同じ側のメモリを選択する
か逆の側のメモリを選択するかの制御信号が選択回路
（2a）（2b）に供給される。またPVP系（25）からの書
込／読出制御信号がメモリ（1a）（1b）に供給される。
従って例えばIOC系（22）からのデータがメモリ（1a）
（1b）に交互に書込まれている状態で、PVP系（25）か
ら任意のアドレスと、支配モード信号と逆の側のメモリ
を選択する制御信号と、読出制御信号とが出力されるこ
とにより、メモリ（1a）（1b）のIOC系（22）から読込
まれているのと逆の側のメモリのデータが読出され、デ
ータ選択回路（３）で選択されてPIP系（24）に供給さ
れる。
（1b）に交互に書込まれている状態で、PVP系（25）か
ら任意のアドレスと、支配モード信号と逆の側のメモリ
を選択する制御信号と、読出制御信号とが出力されるこ
とにより、メモリ（1a）（1b）のIOC系（22）から読込
まれているのと逆の側のメモリのデータが読出され、デ
ータ選択回路（３）で選択されてPIP系（24）に供給さ
れる。
また複数のフレームに跨って処理を行う場合には、一方
のメモリに書込以後、他方のメモリへの書込が開始され
る直前までIOC系（22）からは同じ一方のメモリを選択
する支配モード信号が出力され続けている。そこでこの
間はPVP系（25）から支配モード信号と同じ側のメモリ
を選択する制御信号を出力することにより、書込まれた
データを繰り返し用いて複雑な処理演算を行うことがで
きる。
のメモリに書込以後、他方のメモリへの書込が開始され
る直前までIOC系（22）からは同じ一方のメモリを選択
する支配モード信号が出力され続けている。そこでこの
間はPVP系（25）から支配モード信号と同じ側のメモリ
を選択する制御信号を出力することにより、書込まれた
データを繰り返し用いて複雑な処理演算を行うことがで
きる。
そしてさらに上述の装置において、PIP系（24）からの
処理の結果のデータが、メモリ（1a）（1b）に供給され
る。
処理の結果のデータが、メモリ（1a）（1b）に供給され
る。
これによって例えば第２図に示すように任意のフレーム
でメモリ１に書込（Ｗ）まれたデータを以後のフレーム
で繰り返し読出（Ｒ）して処理を行うと共に、次のメモ
リ２への書込の時点で、PVP系（25）から支配モード信
号と逆の側のメモリを選択する制御信号とアドレス及び
書込制御信号を出力して、上述の処理の結果のデータを
メモリ１に書込むことができる。
でメモリ１に書込（Ｗ）まれたデータを以後のフレーム
で繰り返し読出（Ｒ）して処理を行うと共に、次のメモ
リ２への書込の時点で、PVP系（25）から支配モード信
号と逆の側のメモリを選択する制御信号とアドレス及び
書込制御信号を出力して、上述の処理の結果のデータを
メモリ１に書込むことができる。
従って図中にかっこを付して示すように結果のデータは
次の書込によって破壊されることなく次の処理に受け渡
され、この受け渡されたデータと新たに書込まれたデー
タとを任意の読出して累積の処理等を容易に行うことが
できる。
次の書込によって破壊されることなく次の処理に受け渡
され、この受け渡されたデータと新たに書込まれたデー
タとを任意の読出して累積の処理等を容易に行うことが
できる。
すなわち第３図はデータの流れを示すブロック図であっ
て、IOC系（22）及びPIP系（24）とメモリ（1a）（1b）
との間に、調整部（10）が設けられ、IOC系（22）から
の入力デーア及びPIP系（24）からの結果のデータとそ
れぞれの制御信号が調整部（10）に供給され、この調整
部（10）からのデータ及び制御信号がメモリ（1a）（1
b）に供給される。
て、IOC系（22）及びPIP系（24）とメモリ（1a）（1b）
との間に、調整部（10）が設けられ、IOC系（22）から
の入力デーア及びPIP系（24）からの結果のデータとそ
れぞれの制御信号が調整部（10）に供給され、この調整
部（10）からのデータ及び制御信号がメモリ（1a）（1
b）に供給される。
そして調整部（10）にて、IOC系（22）からのデータ及
び制御信号をメモリ（1a）（1b）に交互に送ると共に、
PIP系（24）からのデータ及び制御信号は指定されたメ
モリに対して送出される。
び制御信号をメモリ（1a）（1b）に交互に送ると共に、
PIP系（24）からのデータ及び制御信号は指定されたメ
モリに対して送出される。
こうしてIOC系（22）から入力データを一旦記憶しラン
ダムアクセスしてPIP系（24）に供給することができる
わけであるが、上述の装置によれば、さらにPIP系（2
4）の処理の結果のデータを読出したのと同じ側のメモ
リに再書込することができるので、この結果のデータを
容易に次の処理に受け渡すことができ、前回の処理結果
を利用した複雑な処理を行うことができる。
ダムアクセスしてPIP系（24）に供給することができる
わけであるが、上述の装置によれば、さらにPIP系（2
4）の処理の結果のデータを読出したのと同じ側のメモ
リに再書込することができるので、この結果のデータを
容易に次の処理に受け渡すことができ、前回の処理結果
を利用した複雑な処理を行うことができる。
さらにIOC系（22）の制御のプログラムを変更する必要
がなく、また別の補助メモリ等を設ける必要もない。
がなく、また別の補助メモリ等を設ける必要もない。
本発明によれば、処理の結果のデータを前回書込まれた
メモリに再書込するようにしたので、このデータは次の
メモリの書込が行われても破壊されることがなく、容易
に次の処理へデータを受け渡しすることができるように
なった。
メモリに再書込するようにしたので、このデータは次の
メモリの書込が行われても破壊されることがなく、容易
に次の処理へデータを受け渡しすることができるように
なった。
第１図は本発明の一例の構成図、第２図、第３図はその
説明のための図、第４図〜第６図は従来の技術の説明の
ための図である。 （1a）（1b）はメモリ、（2a）（2b）はアドレス選択回
路、（３）はデータ選択回路である。
説明のための図、第４図〜第６図は従来の技術の説明の
ための図である。 （1a）（1b）はメモリ、（2a）（2b）はアドレス選択回
路、（３）はデータ選択回路である。
Claims (1)
- 【請求項１】２個１組のメモリを有し、 上記２個のメモリに交互に外部からのデータを書込む第
１の制御手段と、 上記メモリに書込まれたデータを内部へ読出す第２の制
御手段とが設けられ、 上記第２の制御手段によって読出されたデータをデータ
処理手段に供給するようにしたダーテ入力記憶装置にお
いて、 上記第２の制御手段は上記第１の制御手段の動作を監視
する機能を有し、 上記処理手段での処理の行われた結果のデータを、次の
上記メモリの書込み時点で、上記第２の制御手段から上
記第１の制御手段の支配モード信号と逆の側の上記メモ
リを選択する制御信号を出力して、上記逆の側の上記メ
モリに再書込みすることにより、 上記結果のデータを次の上記処理手段の処理に受け渡せ
るようにしたデータ入力記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255452A JPH0789367B2 (ja) | 1985-11-14 | 1985-11-14 | デ−タ入力記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255452A JPH0789367B2 (ja) | 1985-11-14 | 1985-11-14 | デ−タ入力記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114067A JPS62114067A (ja) | 1987-05-25 |
| JPH0789367B2 true JPH0789367B2 (ja) | 1995-09-27 |
Family
ID=17278963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255452A Expired - Fee Related JPH0789367B2 (ja) | 1985-11-14 | 1985-11-14 | デ−タ入力記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789367B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447438A (en) * | 1977-09-21 | 1979-04-14 | Mitsubishi Electric Corp | Control system for scratch memory |
| JPS58165176A (ja) * | 1982-03-25 | 1983-09-30 | Hitachi Ltd | 映像信号検出方法 |
-
1985
- 1985-11-14 JP JP60255452A patent/JPH0789367B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62114067A (ja) | 1987-05-25 |
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