JPH0693456B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0693456B2 JPH0693456B2 JP60061516A JP6151685A JPH0693456B2 JP H0693456 B2 JPH0693456 B2 JP H0693456B2 JP 60061516 A JP60061516 A JP 60061516A JP 6151685 A JP6151685 A JP 6151685A JP H0693456 B2 JPH0693456 B2 JP H0693456B2
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- layer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。本発明は、
例えばLSI製造プロセス技術などに適用して、良好な平
坦面を得るために利用できる。
例えばLSI製造プロセス技術などに適用して、良好な平
坦面を得るために利用できる。
本発明は、基板上に形成された配線層上に絶縁膜を形成
し平坦化する半導体装置の製造方法において、熱処理に
より流動可能な絶縁膜の加熱と、マスク層を形成しての
エッチングとを併用して、従来より一層の平坦化を達成
するとともに、従来の平坦化技術が有していた問題点を
解決したものである。
し平坦化する半導体装置の製造方法において、熱処理に
より流動可能な絶縁膜の加熱と、マスク層を形成しての
エッチングとを併用して、従来より一層の平坦化を達成
するとともに、従来の平坦化技術が有していた問題点を
解決したものである。
従来、例えばLSI製造技術において２層以上の多層配線
を構成する場合、２層目以上の配線の加工を容易にする
ため、及び配線切れを防止して信頼性を向上させるため
等の理由で、平坦化つまり基板上に形成された絶縁膜や
下層配線部の段差形状の改良が行われている。例えば段
差として、第11図に示すように、シリコン基板１上に形
成されたポリシリコンゲート電極２やポリシリコン配線
３がある。６はフィールド領域（ロコス）である。ここ
で段差形状の改良とは、段差の高低差の軽減や、段差部
のテーパ化などを意味する。
を構成する場合、２層目以上の配線の加工を容易にする
ため、及び配線切れを防止して信頼性を向上させるため
等の理由で、平坦化つまり基板上に形成された絶縁膜や
下層配線部の段差形状の改良が行われている。例えば段
差として、第11図に示すように、シリコン基板１上に形
成されたポリシリコンゲート電極２やポリシリコン配線
３がある。６はフィールド領域（ロコス）である。ここ
で段差形状の改良とは、段差の高低差の軽減や、段差部
のテーパ化などを意味する。
従来より平坦化技術としては、リフロウ法及びRIE低温
平坦化法がある。
平坦化法がある。
リフロウ法は、高温熱処理が使用可能な工程で用いられ
る。すなわち、800〜900℃程度以上での処理が可能な場
合は、熱処理により流動可能な絶縁膜４を用いて、基板
１上の段差を改良する。しかし従来のリフロウ法では、
高温熱処理による絶縁膜４の軟化現象のみを用いるた
め、第９図の如く、絶縁膜４に段差の影響による凹凸が
残ることがある。例えば第９図の表面イと表面ロとが一
致せず、十分な平坦化が達成できなくなる。このため、
フィールド領域６形成のために一般のロコス法でなく、
フラットロコス法を用いざるを得ない場合がある。かか
る凹凸は、特に微細な半導体構造において問題が大き
く、例え1.0μｍルール以下に微細化された配線や多層
配線の場合リフロウ法では平坦化は十分でない。
る。すなわち、800〜900℃程度以上での処理が可能な場
合は、熱処理により流動可能な絶縁膜４を用いて、基板
１上の段差を改良する。しかし従来のリフロウ法では、
高温熱処理による絶縁膜４の軟化現象のみを用いるた
め、第９図の如く、絶縁膜４に段差の影響による凹凸が
残ることがある。例えば第９図の表面イと表面ロとが一
致せず、十分な平坦化が達成できなくなる。このため、
フィールド領域６形成のために一般のロコス法でなく、
フラットロコス法を用いざるを得ない場合がある。かか
る凹凸は、特に微細な半導体構造において問題が大き
く、例え1.0μｍルール以下に微細化された配線や多層
配線の場合リフロウ法では平坦化は十分でない。
一方、RIEによる低温平坦化法は、使用するマスキング
材及び平坦化される絶縁膜４の種類によっては、RIE平
坦化後に、第10図の如く表面にクレーター状の凹凸の表
面荒れハが生じる場合がある（例え、マスキング材とし
て或る種のフォトレジストを用い、絶縁膜としてPSGつ
まりリンシリケートガラスを使用の場合など。昭和59年
秋、応用物理学会予稿集P470、12P−Ｄ−３、西本他参
照）。またRIEのみにより平坦化を実現する場合、十分
に平坦化するまでの間に、絶縁膜中や、下層との界面、
さらには下層や基板にRIEによって誘起される欠陥が生
じる可能性がある。なお第10図中、21,31はSiO2のサイ
ドウォールである。
材及び平坦化される絶縁膜４の種類によっては、RIE平
坦化後に、第10図の如く表面にクレーター状の凹凸の表
面荒れハが生じる場合がある（例え、マスキング材とし
て或る種のフォトレジストを用い、絶縁膜としてPSGつ
まりリンシリケートガラスを使用の場合など。昭和59年
秋、応用物理学会予稿集P470、12P−Ｄ−３、西本他参
照）。またRIEのみにより平坦化を実現する場合、十分
に平坦化するまでの間に、絶縁膜中や、下層との界面、
さらには下層や基板にRIEによって誘起される欠陥が生
じる可能性がある。なお第10図中、21,31はSiO2のサイ
ドウォールである。
更に、RIEとリフロウ法と併用する手法として、特開昭5
8−216443号公報に記載の次の技術がある。この技術に
おいては図２に示すように、基板１上のSiO2絶縁膜７上
の下層第１のポリシリコン層2A上の第２のポリシリコン
層2Bの上に厚くCVDSiO2層6Bを形成してこの上にレジス
トを塗布してRIEを行い、第２のポリシリコン層2B上のC
VDSiO2層6Bがなくなる前にエッチングを停止する。レジ
ストを剥離する。この後、上記CVDSiO2層6B上にBPSG層4
Aを形成して熱処理により溶解し、このBPSG層4A上にAl
層2Cを形成する。しかしこの公知技術は、BPSG層4Aのリ
フロウ法において図９に示したのと同じ問題が生じ、表
面のイ，ロで示す段差が不可避的に残る。
8−216443号公報に記載の次の技術がある。この技術に
おいては図２に示すように、基板１上のSiO2絶縁膜７上
の下層第１のポリシリコン層2A上の第２のポリシリコン
層2Bの上に厚くCVDSiO2層6Bを形成してこの上にレジス
トを塗布してRIEを行い、第２のポリシリコン層2B上のC
VDSiO2層6Bがなくなる前にエッチングを停止する。レジ
ストを剥離する。この後、上記CVDSiO2層6B上にBPSG層4
Aを形成して熱処理により溶解し、このBPSG層4A上にAl
層2Cを形成する。しかしこの公知技術は、BPSG層4Aのリ
フロウ法において図９に示したのと同じ問題が生じ、表
面のイ，ロで示す段差が不可避的に残る。
かつ、RIE時に、図10に示した表面荒れの問題が生じ、
これは上層のリフロウ膜（BPSG層4A）に反映される。
これは上層のリフロウ膜（BPSG層4A）に反映される。
かつ、この技術は、SiO26BのRIEと、BPSG層4Aのリフロ
ウという２層の処理を要し、厚膜化が避けられず、工程
も煩雑である。
ウという２層の処理を要し、厚膜化が避けられず、工程
も煩雑である。
本発明は、上記した従来技術の問題点、つまり段差に対
応した凹凸が残ったり、表面荒れが生じたり、欠陥が発
生することがあるという問題点を解決し、凹凸や荒れの
無い十分な平坦度が得られ微細構造の半導体にも十分に
適用でき、欠陥の発生を抑えることも可能な、半導体装
置の製造方法を提供することを目的とする。
応した凹凸が残ったり、表面荒れが生じたり、欠陥が発
生することがあるという問題点を解決し、凹凸や荒れの
無い十分な平坦度が得られ微細構造の半導体にも十分に
適用でき、欠陥の発生を抑えることも可能な、半導体装
置の製造方法を提供することを目的とする。
本発明は、基板上に形成された配線層上に絶縁膜を形成
し平坦化する半導体装置の製造方法において、（ａ）配
線層上に、熱処理により流動可能な絶縁膜を形成する工
程と、（ｂ）該流動可能な絶縁膜上にマスク層を形成
し、全面をエッチングし、表面を平坦化した後、該マス
ク層を除去する工程と、（ｃ）工程（ｂ）の後、該流動
可能な絶縁膜を熱処理によりリフローさせることで、前
記工程（ｂ）のエッチング工程により生じた、該流動可
能な絶縁膜表面の凹凸部を平坦化する工程から成る半導
体装置の製造方法であって、この構成をとることによ
り、上記目的を達成するものである。
し平坦化する半導体装置の製造方法において、（ａ）配
線層上に、熱処理により流動可能な絶縁膜を形成する工
程と、（ｂ）該流動可能な絶縁膜上にマスク層を形成
し、全面をエッチングし、表面を平坦化した後、該マス
ク層を除去する工程と、（ｃ）工程（ｂ）の後、該流動
可能な絶縁膜を熱処理によりリフローさせることで、前
記工程（ｂ）のエッチング工程により生じた、該流動可
能な絶縁膜表面の凹凸部を平坦化する工程から成る半導
体装置の製造方法であって、この構成をとることによ
り、上記目的を達成するものである。
後記詳述する実施例を示す第３図乃至第７図を参照して
説明すると、第３図に例示のような基板１上に形成され
た配線層（具体的にはポリシリコンゲート電極２、ポリ
シリコン配線層３など）上に、熱処理により流動可能な
絶縁膜４を形成して第４図例示の如くする（第１図の工
程ａ）。次いで第５図の如くマスク層５を形成し、これ
を全面エッチングして該マスク層５を除去するとともに
表面を平坦化して第６図のような状態にする（第１図の
工程ｂ）。その後絶縁膜４を熱処理して、第７図の如き
表面平坦な形状を得る（第１図の工程ｃ。なお第７図の
例示ではあらかじめコンタクトホール11,12が形成され
ているので、この肩部もテーパ化されている）。
説明すると、第３図に例示のような基板１上に形成され
た配線層（具体的にはポリシリコンゲート電極２、ポリ
シリコン配線層３など）上に、熱処理により流動可能な
絶縁膜４を形成して第４図例示の如くする（第１図の工
程ａ）。次いで第５図の如くマスク層５を形成し、これ
を全面エッチングして該マスク層５を除去するとともに
表面を平坦化して第６図のような状態にする（第１図の
工程ｂ）。その後絶縁膜４を熱処理して、第７図の如き
表面平坦な形状を得る（第１図の工程ｃ。なお第７図の
例示ではあらかじめコンタクトホール11,12が形成され
ているので、この肩部もテーパ化されている）。
本発明は上記のような技術的手段により成るから、形成
された絶縁膜４に凹凸があっても、次のマスク層５の形
成及び全面エッチングによりほぼ平坦な表面形状が得ら
れる。ここでその表面にクレータ状の荒れが残っていて
も、次に絶縁膜４を熱処理するので、ここでリフロウさ
れ、十分に平坦化された表面形状が得られる。エッチン
グにRIEを用いると欠陥が誘起される可能性があるが、
この発明では後に加熱処理するので、これを軽減または
消失（アニールアウト）させることができる。
された絶縁膜４に凹凸があっても、次のマスク層５の形
成及び全面エッチングによりほぼ平坦な表面形状が得ら
れる。ここでその表面にクレータ状の荒れが残っていて
も、次に絶縁膜４を熱処理するので、ここでリフロウさ
れ、十分に平坦化された表面形状が得られる。エッチン
グにRIEを用いると欠陥が誘起される可能性があるが、
この発明では後に加熱処理するので、これを軽減または
消失（アニールアウト）させることができる。
上述の如く、本発明によれば、従来のリフロウ法では凹
凸が残る可能性があったのに対してこの問題が解決さ
れ、表面平坦度が向上して、その上に形成する配線の加
工精度が向上し、加工も容易になり、段切れ防止にも有
利である。勿論、特別なロコス法も用いなくてもよい。
また従来のRIE法による平坦化時に表面荒れが生ずる可
能性があったのも、これを軽減でき、表面平坦度が向上
して、上記と同じ効果がもたらされる。かつRIEにより
生ずる可能性のある欠陥は、これを除去または軽減でき
る。
凸が残る可能性があったのに対してこの問題が解決さ
れ、表面平坦度が向上して、その上に形成する配線の加
工精度が向上し、加工も容易になり、段切れ防止にも有
利である。勿論、特別なロコス法も用いなくてもよい。
また従来のRIE法による平坦化時に表面荒れが生ずる可
能性があったのも、これを軽減でき、表面平坦度が向上
して、上記と同じ効果がもたらされる。かつRIEにより
生ずる可能性のある欠陥は、これを除去または軽減でき
る。
以下、本発明の実施例について説明する。
以下述べる実施例は、本発明をいわゆるLDD（Lightly D
oped Drain）構造のMOS−FETに適用したものである。LD
D構造は、微細化に適しているが、前述したように微細
構造のLSIは平坦化が重要であるので、かかるLSIプロセ
スに本発明を適用したのである。
oped Drain）構造のMOS−FETに適用したものである。LD
D構造は、微細化に適しているが、前述したように微細
構造のLSIは平坦化が重要であるので、かかるLSIプロセ
スに本発明を適用したのである。
第３図は、本例のLDD−NMOS−FETにおいて基板１上にポ
リシリコンゲート電極２、ポリシリコン配線層３等の配
線層が形成された段階を示す。このドレイン領域８は、
不純物のドープ濃度が高い高濃度部81（図中n+で示す）
と、ドープ濃度が低い低濃度部82（図中n-で示す）とか
ら成って、この低濃度部82により、ホットエレクトロン
の悪影響を抑制するようにしてある。製造プロセスの関
係で、ソース領域９も、高濃度部91と低濃度部92とから
成る。低濃度部82,92形成のため、ゲート電極２の両側
壁には、SiO2のサイドウォールスペーサ21が形成されて
いる。ポリシリコン配線層３にも、SiO2のサイドウォー
ルスペーサ31が形成される。符号６は基板１に形成され
たフィールド領域である。本実施例ではフィールド領域
６は、通常のSi3N4マスク法によるロコス（LOCOS）法に
よりSiO2厚5000Åで形成した。また７はゲート絶縁膜で
ある。このゲート絶縁膜７はSiO2200Å厚で形成した。
ポリシリコンゲート電極２及びポリシリコン配線層３
は、リンのドープ（phos−doped）により形成し、シー
ト抵抗は30Ω／□で3000Åの厚さに、RIEによりパター
ニングして形成した。LDD構造としてのSi内部の不純物
分布は、ドレイン領域８、ソース領域９の低濃度部（n-
部）82,92は、リンがドース量３×1013cm-2、60KeVでド
ープされて成り、高濃度部（n+部）はヒ素がドース量５
×1015om-270KeVでドープされて成るものであり、これ
ら不純物をイオン注入後、940℃でアニールして構成し
たものである。
リシリコンゲート電極２、ポリシリコン配線層３等の配
線層が形成された段階を示す。このドレイン領域８は、
不純物のドープ濃度が高い高濃度部81（図中n+で示す）
と、ドープ濃度が低い低濃度部82（図中n-で示す）とか
ら成って、この低濃度部82により、ホットエレクトロン
の悪影響を抑制するようにしてある。製造プロセスの関
係で、ソース領域９も、高濃度部91と低濃度部92とから
成る。低濃度部82,92形成のため、ゲート電極２の両側
壁には、SiO2のサイドウォールスペーサ21が形成されて
いる。ポリシリコン配線層３にも、SiO2のサイドウォー
ルスペーサ31が形成される。符号６は基板１に形成され
たフィールド領域である。本実施例ではフィールド領域
６は、通常のSi3N4マスク法によるロコス（LOCOS）法に
よりSiO2厚5000Åで形成した。また７はゲート絶縁膜で
ある。このゲート絶縁膜７はSiO2200Å厚で形成した。
ポリシリコンゲート電極２及びポリシリコン配線層３
は、リンのドープ（phos−doped）により形成し、シー
ト抵抗は30Ω／□で3000Åの厚さに、RIEによりパター
ニングして形成した。LDD構造としてのSi内部の不純物
分布は、ドレイン領域８、ソース領域９の低濃度部（n-
部）82,92は、リンがドース量３×1013cm-2、60KeVでド
ープされて成り、高濃度部（n+部）はヒ素がドース量５
×1015om-270KeVでドープされて成るものであり、これ
ら不純物をイオン注入後、940℃でアニールして構成し
たものである。
なお図示していないが、フィールド領域６下部にはチャ
ネルストッパ用のＰ型不純物、チャネル部及チャネル下
部には、それぞれしきい値電圧制御用の不純物及びパン
チスルー防止用の不純物がドープされている。
ネルストッパ用のＰ型不純物、チャネル部及チャネル下
部には、それぞれしきい値電圧制御用の不純物及びパン
チスルー防止用の不純物がドープされている。
第４図は、上記配線層（ポリシリコン電極２やポリシリ
コン配線層３）上に、熱処理により流動可能な絶縁膜４
を形成した状態を示す。本実施例ではこの絶縁膜４の材
料として、AsSG（ヒ素シリケートガラス）を用い、特に
As濃度10wt％のものを使用した。この絶縁膜４をCVD
法で形成し、膜厚は2.0μとした。
コン配線層３）上に、熱処理により流動可能な絶縁膜４
を形成した状態を示す。本実施例ではこの絶縁膜４の材
料として、AsSG（ヒ素シリケートガラス）を用い、特に
As濃度10wt％のものを使用した。この絶縁膜４をCVD
法で形成し、膜厚は2.0μとした。
なお、ここでは層間絶縁膜４の材料としてAsSGを用いた
が、PSG（リンシリケートガラス）や更にPSGにホウ素を
ドープして融点を下げたBPSG等のドープSiO2（doped−S
iO2）を用いることができる。また、ポリイミド等の有
機物も、熱処理温度の調整等により、使用することがで
きる。
が、PSG（リンシリケートガラス）や更にPSGにホウ素を
ドープして融点を下げたBPSG等のドープSiO2（doped−S
iO2）を用いることができる。また、ポリイミド等の有
機物も、熱処理温度の調整等により、使用することがで
きる。
次に第５図に示すように、エッチングして平坦化するた
めのマスク層５を形成する。本実施例では、マスキング
材として、フォトレジストを基板上全面にスピン・オン
・コーティングし、180℃で30分、ベーキングを施して
形成した。マスク層５の膜厚は1.0μ厚とした。このフ
ォトレジストとして、例えば東京応化（株）製のOFPR−
800を用いることができる。
めのマスク層５を形成する。本実施例では、マスキング
材として、フォトレジストを基板上全面にスピン・オン
・コーティングし、180℃で30分、ベーキングを施して
形成した。マスク層５の膜厚は1.0μ厚とした。このフ
ォトレジストとして、例えば東京応化（株）製のOFPR−
800を用いることができる。
このようにマスク層５を形成し、全面をエッチングして
マスク層５を除去して、表面を平坦化する。すなわち、
第５図の状態のものをRIEにより、マスク層５と絶縁膜
４とを同時にエッチングし、マスク層５が除去されると
ともに、絶縁膜４の表面がほぼ完全に平坦になるように
する。このエッチング後の状態を第６図に示す。なおRI
Eのエッチングガスとしては、例えばCHF3とO2との混合
ガスを用いることができる。
マスク層５を除去して、表面を平坦化する。すなわち、
第５図の状態のものをRIEにより、マスク層５と絶縁膜
４とを同時にエッチングし、マスク層５が除去されると
ともに、絶縁膜４の表面がほぼ完全に平坦になるように
する。このエッチング後の状態を第６図に示す。なおRI
Eのエッチングガスとしては、例えばCHF3とO2との混合
ガスを用いることができる。
本実施例ではその後、ソース領域９、ドレイン領域８へ
のコンタクトホール11,12を形成する。このコンタクト
ホール11,12は、フォトレジストのマスクにより、RIEに
よって形成することができる。
のコンタクトホール11,12を形成する。このコンタクト
ホール11,12は、フォトレジストのマスクにより、RIEに
よって形成することができる。
次に、絶縁膜４を熱処理する工程を行う。この熱処理工
程後の状態を示すのが、第７図である。すなわち、上記
マスク層５形成後エッチングにより表面を平坦化した後
に、本実施例では900℃、N2雰囲気中で10〜30分熱処理
を行った。これによりSsSGから成る絶縁膜４はリフロウ
し、エッチングにより平坦化された表面を更に平坦にす
る。これにより、エッチングのみではクレータ状の荒れ
が表面に残っている場合でも、この荒れを除去乃至は軽
減することができる。かつ、エッチング時にもたらされ
る可能性のある欠陥、例えばRIEによって誘起された欠
陥は、この熱処理によりアニールアウトされて、除去さ
れる。
程後の状態を示すのが、第７図である。すなわち、上記
マスク層５形成後エッチングにより表面を平坦化した後
に、本実施例では900℃、N2雰囲気中で10〜30分熱処理
を行った。これによりSsSGから成る絶縁膜４はリフロウ
し、エッチングにより平坦化された表面を更に平坦にす
る。これにより、エッチングのみではクレータ状の荒れ
が表面に残っている場合でも、この荒れを除去乃至は軽
減することができる。かつ、エッチング時にもたらされ
る可能性のある欠陥、例えばRIEによって誘起された欠
陥は、この熱処理によりアニールアウトされて、除去さ
れる。
上記のように、熱処理工程によって絶縁膜４の表面段差
や表面荒れは解消され、完全に平坦化することができ
る。かつ、RIE等により欠陥が生じたとしても、これが
除去できる。
や表面荒れは解消され、完全に平坦化することができ
る。かつ、RIE等により欠陥が生じたとしても、これが
除去できる。
かつ本実施例では、第７図の如くコンタクトホール11,1
2もこの熱処理により上部エッジがまるくなり、テーパ
が形成される。
2もこの熱処理により上部エッジがまるくなり、テーパ
が形成される。
第８図は、本実施例において、第２の配線を形成した状
態である。熱処理後に、配線材を蒸着またはスパッタに
より付着し、パターン形成することにより、第２配線層
13,14,15などが形成される。
態である。熱処理後に、配線材を蒸着またはスパッタに
より付着し、パターン形成することにより、第２配線層
13,14,15などが形成される。
上記実施例では、RIEによる平坦化法としてポリシリコ
ンゲート電極２、ポリシリコン配線層３の側壁にサイド
ウォールスペーサ21,31をあらかじめ形成しておく方法
を用いた。本実施例の半導体装置はLDD−MOS−FETであ
るので、LDD形成のためゲート電極２にはすでにSiO2の
サイドウォールスペーサ21が形成されており、新たな工
程の追加もなく、この方法を用いることができる。（ポ
リシリコン配線層３のSiO2サイドウォールスペーサ31
も、ゲート電極２のサイドウォールスペーサ21と同様に
同工程で形成でき）。今後このようなLDD構造が広く採
用されるようになると考えられ、その場合本発明を好適
に適用し得ると言える。
ンゲート電極２、ポリシリコン配線層３の側壁にサイド
ウォールスペーサ21,31をあらかじめ形成しておく方法
を用いた。本実施例の半導体装置はLDD−MOS−FETであ
るので、LDD形成のためゲート電極２にはすでにSiO2の
サイドウォールスペーサ21が形成されており、新たな工
程の追加もなく、この方法を用いることができる。（ポ
リシリコン配線層３のSiO2サイドウォールスペーサ31
も、ゲート電極２のサイドウォールスペーサ21と同様に
同工程で形成でき）。今後このようなLDD構造が広く採
用されるようになると考えられ、その場合本発明を好適
に適用し得ると言える。
但し、RIEで平坦化するために上記サイドウォールスペ
ーサの使用は必須ではなく、当然LDD構造以外のものに
本発明を適用して、サイドウォールスペーサを用いずに
RIE平坦化を行って、かつ熱処理（リフロウ）するので
も、本発明は有効である。
ーサの使用は必須ではなく、当然LDD構造以外のものに
本発明を適用して、サイドウォールスペーサを用いずに
RIE平坦化を行って、かつ熱処理（リフロウ）するので
も、本発明は有効である。
なお当然のことではあるが、本発明は上述した実施例に
のみ限定されるものではない。
のみ限定されるものではない。
上述の如く、本発明の半導体装置の製造方法は表面に下
層の影響による凹凸が残ることなく、かつ表面荒れも防
止でき、表面平坦度が向上してその上に形成する配線の
加工精度が向上し、加工も容易になり、段切れ防止のみ
有利であって、特別な加工手段も要せず、更にRIE等に
より生ずる可能性のある欠陥も防止または抑制できると
いう効果がある。
層の影響による凹凸が残ることなく、かつ表面荒れも防
止でき、表面平坦度が向上してその上に形成する配線の
加工精度が向上し、加工も容易になり、段切れ防止のみ
有利であって、特別な加工手段も要せず、更にRIE等に
より生ずる可能性のある欠陥も防止または抑制できると
いう効果がある。
第１図は本発明を工程図で示すものである。第２図は、
従来技術の問題点を示す図である。第３図乃至第８図
は、本発明の第１の実施例を、各々製造工程順に断面図
で示すものである。第９図及び第10図は従来例の断面図
である。第11図は一般的な半導体装置の断面図である。 １……基板、２……配線層（ゲート電極）、３……配線
層（ポリシリコン配線層）、４……絶縁膜、５……マス
ク層、６……フィールド領域、７……ゲート絶縁膜、８
……ドレイン領域、９……ソース領域、81,91……高濃
度部、82,92……低濃度部。
従来技術の問題点を示す図である。第３図乃至第８図
は、本発明の第１の実施例を、各々製造工程順に断面図
で示すものである。第９図及び第10図は従来例の断面図
である。第11図は一般的な半導体装置の断面図である。 １……基板、２……配線層（ゲート電極）、３……配線
層（ポリシリコン配線層）、４……絶縁膜、５……マス
ク層、６……フィールド領域、７……ゲート絶縁膜、８
……ドレイン領域、９……ソース領域、81,91……高濃
度部、82,92……低濃度部。
Claims (1)
- 【請求項１】基板上に形成された配線層上に絶縁膜を形
成し平坦化する半導体装置の製造方法において、 （ａ）配線層上に、熱処理により流動可能な絶縁膜を形
成する工程と、 （ｂ）該流動可能な絶縁膜上にマスク層を形成し、全面
をエッチングし、表面を平坦化した後、該マスク層を除
去する工程と、 （ｃ）工程（ｂ）後、該流動可能な絶縁膜を熱処理によ
りリフローさせることで、前記工程（ｂ）のエッチング
工程により生じた、該流動可能な絶縁膜表面の凹凸部を
平坦化する工程 から成る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061516A JPH0693456B2 (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061516A JPH0693456B2 (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220355A JPS61220355A (ja) | 1986-09-30 |
| JPH0693456B2 true JPH0693456B2 (ja) | 1994-11-16 |
Family
ID=13173326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061516A Expired - Fee Related JPH0693456B2 (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693456B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2556138B2 (ja) * | 1989-06-30 | 1996-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58216443A (ja) * | 1982-06-10 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-03-26 JP JP60061516A patent/JPH0693456B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61220355A (ja) | 1986-09-30 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |