JPH0693484B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0693484B2 JPH0693484B2 JP1292996A JP29299689A JPH0693484B2 JP H0693484 B2 JPH0693484 B2 JP H0693484B2 JP 1292996 A JP1292996 A JP 1292996A JP 29299689 A JP29299689 A JP 29299689A JP H0693484 B2 JPH0693484 B2 JP H0693484B2
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- JP
- Japan
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- circuit
- power supply
- voltage side
- output circuit
- output
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G—PHYSICS
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- G—PHYSICS
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体集積回路に関し、例えばメモリセル等
の内部回路からの信号を出力回路で外部に出力するよう
な半導体集積回路に関する。
の内部回路からの信号を出力回路で外部に出力するよう
な半導体集積回路に関する。
（従来の技術） 半導体集積回路は、これらを大量に使用する市場の要求
に応えるため、常に高性能化している。ここで、半導体
メモリを例にとって説明する。半導体メモリを使用する
システムとしては、主にコンピュータの主記憶装置のほ
か、パソコン、通信機、TV、VTRに至る様々なシステム
へと広がっている。
に応えるため、常に高性能化している。ここで、半導体
メモリを例にとって説明する。半導体メモリを使用する
システムとしては、主にコンピュータの主記憶装置のほ
か、パソコン、通信機、TV、VTRに至る様々なシステム
へと広がっている。
これらシステムの小型化、軽量化及び低消費電力化の要
求に応じるためには、今まで64k×４ビットのメモリを
４個使用していた部分を、64k×16ビットのメモリを１
個で置換えて対応する必要がある。このために、大容量
かつ多ビット入出力のメモリの要求も増えてきている。
このような半導体集積回路では、出力回路の数に比例し
て、出力時の電流が増大し、電源および接地電位の変動
（以下、出力ノイズという。）が大きくなることが通常
である。従って、出力回路と内部回路の電源配線を同一
に使用している半導体集積回路では、出力ノイズの影響
を内部回路が直接受けてしまい、回路誤動作を引き起こ
すことも少なくない。これに対処するための一般的な対
策として、出力回路用の電源配線を独立に設けるなどの
手段がある。
求に応じるためには、今まで64k×４ビットのメモリを
４個使用していた部分を、64k×16ビットのメモリを１
個で置換えて対応する必要がある。このために、大容量
かつ多ビット入出力のメモリの要求も増えてきている。
このような半導体集積回路では、出力回路の数に比例し
て、出力時の電流が増大し、電源および接地電位の変動
（以下、出力ノイズという。）が大きくなることが通常
である。従って、出力回路と内部回路の電源配線を同一
に使用している半導体集積回路では、出力ノイズの影響
を内部回路が直接受けてしまい、回路誤動作を引き起こ
すことも少なくない。これに対処するための一般的な対
策として、出力回路用の電源配線を独立に設けるなどの
手段がある。
第４図は、内部回路用と出力回路用のそれぞれの電源配
線を独立に設けた従来の半導体集積回路（半導体メモ
リ）のブロック図である。このブロック図は、パッケー
ジに実装されているチップの等価回路を示している。こ
の第４図において、半導体チップＡ上には、入力回路を
含む内部回路Ｂと出力回路Ｃとが設けられている。内部
回路は、入力回路のほかに、出力回路以外の半導体メモ
リの回路、例えば、メモリセルやセンスアンプ等を含
む。チップＡ上には電源パッド５〜８が設けられてい
る。それらのパッド５〜８はそれぞれ回路B,Cに配線で
接続されている。それらのパッド５〜８の入力側は配線
１〜４によって外部電源Vcc，Vssに接続されている。そ
れらの配線１〜４は、外部電源Vcc，Vssからパッド５〜
８までの全ての配線を含み、例えば、パッケージのイン
ナーリードやボンディングワイヤー等を含む。使用時に
おいてそれらの電源Vcc，Vss間には、通常外部パスコン
デンサCpassが接続される。また、内部回路Ｂ中には、
等価的にチップ本体の容量Cchipが考えられる。この容
量Cchipは、チップ中で電源VccとVssの間の（基板を介
したものなどによる）容量である。また、出力回路Ｃの
出力側に、接続される素子を疑似的に出力負荷Coutと、
電源VccとグランドGNDとの間に直列に接続された抵抗R
1,R2で表してある。
線を独立に設けた従来の半導体集積回路（半導体メモ
リ）のブロック図である。このブロック図は、パッケー
ジに実装されているチップの等価回路を示している。こ
の第４図において、半導体チップＡ上には、入力回路を
含む内部回路Ｂと出力回路Ｃとが設けられている。内部
回路は、入力回路のほかに、出力回路以外の半導体メモ
リの回路、例えば、メモリセルやセンスアンプ等を含
む。チップＡ上には電源パッド５〜８が設けられてい
る。それらのパッド５〜８はそれぞれ回路B,Cに配線で
接続されている。それらのパッド５〜８の入力側は配線
１〜４によって外部電源Vcc，Vssに接続されている。そ
れらの配線１〜４は、外部電源Vcc，Vssからパッド５〜
８までの全ての配線を含み、例えば、パッケージのイン
ナーリードやボンディングワイヤー等を含む。使用時に
おいてそれらの電源Vcc，Vss間には、通常外部パスコン
デンサCpassが接続される。また、内部回路Ｂ中には、
等価的にチップ本体の容量Cchipが考えられる。この容
量Cchipは、チップ中で電源VccとVssの間の（基板を介
したものなどによる）容量である。また、出力回路Ｃの
出力側に、接続される素子を疑似的に出力負荷Coutと、
電源VccとグランドGNDとの間に直列に接続された抵抗R
1,R2で表してある。
（発明が解決しようとする課題） 電源配線を内部回路と出力回路とで分離した従来の半導
体集積回路は上記第４図の如く構成される。しかしなが
ら、この従来の回路には以下のような難点がある。即
ち、出力回路が動作する時、上記容量Cchipから電荷
が、パッド６→配線２→配線１→パッド５と供給される
ためチップ内部に内部電流パスが形成され、このために
出力ノイズの影響が内部回路用の電源線に現れ、ひいて
は内部回路Ｂに及ぶ。これは、特に、多ビット化及び高
速化によって著しい。そのため、上記の如く電源配線を
分離しただけでは、出力ノイズを十分に抑えることは難
しい。
体集積回路は上記第４図の如く構成される。しかしなが
ら、この従来の回路には以下のような難点がある。即
ち、出力回路が動作する時、上記容量Cchipから電荷
が、パッド６→配線２→配線１→パッド５と供給される
ためチップ内部に内部電流パスが形成され、このために
出力ノイズの影響が内部回路用の電源線に現れ、ひいて
は内部回路Ｂに及ぶ。これは、特に、多ビット化及び高
速化によって著しい。そのため、上記の如く電源配線を
分離しただけでは、出力ノイズを十分に抑えることは難
しい。
本発明は、上記に鑑みてなされたもので、その目的は、
出力ノイズの影響が内部回路に伝わるのを極力抑えるこ
とのできる半導体集積回路を提供することにある。
出力ノイズの影響が内部回路に伝わるのを極力抑えるこ
とのできる半導体集積回路を提供することにある。
（課題を解決するための手段） 本発明の半導体集積回路は、外部電源からの電力が電源
配線によって供給される内部回路及び出力回路を備え、
前記内部回路からの信号を前記出力回路によって外部に
出力する半導体集積回路において、 前記内部回路は、前記電源配線としての高圧側電源線と
低圧側電源線との間に接続されており、メモリセルやセ
ンスアンプ等の前記出力回路以外の半導体メモリの回路
を有し、さらに前記高圧側及び低圧側電源線間に接続さ
れた等価的な容量を有し、 前記出力回路は、前記高圧側及び低圧側電源線間に接続
されており、 前記高圧側及び低圧側電源線間に、動作時に、外部パス
コンデンサが接続されており、 さらに前記電源配線は、その途中に、前記容量に対して
直列に接続された、前記出力回路の動作時に前記容量を
通って前記高圧側及び低圧側電源線間に流れる電流の値
を抑える、抵抗体を有する、ものと構成される。
配線によって供給される内部回路及び出力回路を備え、
前記内部回路からの信号を前記出力回路によって外部に
出力する半導体集積回路において、 前記内部回路は、前記電源配線としての高圧側電源線と
低圧側電源線との間に接続されており、メモリセルやセ
ンスアンプ等の前記出力回路以外の半導体メモリの回路
を有し、さらに前記高圧側及び低圧側電源線間に接続さ
れた等価的な容量を有し、 前記出力回路は、前記高圧側及び低圧側電源線間に接続
されており、 前記高圧側及び低圧側電源線間に、動作時に、外部パス
コンデンサが接続されており、 さらに前記電源配線は、その途中に、前記容量に対して
直列に接続された、前記出力回路の動作時に前記容量を
通って前記高圧側及び低圧側電源線間に流れる電流の値
を抑える、抵抗体を有する、ものと構成される。
（作用） 内部回路及び出力回路は、外部電源からの電力が電源配
線によって供給されることにより、動作する。内部回路
からの信号が出力回路によって外部に出力される。その
出力動作の影響が内部回路に及び、内部回路に電流が流
れ、内部回路へ電力供給する電源線の電位が変化しよう
とする。しかしながら、内部回路には抵抗体が接続され
ている。このため、内部回路に流れる電流値は小さく抑
えられ、それにより内部回路に接続される電源線の電位
変化も小さなものに抑えられる。このような電位変化の
抑制により、内部回路等の誤動作が防止される。
線によって供給されることにより、動作する。内部回路
からの信号が出力回路によって外部に出力される。その
出力動作の影響が内部回路に及び、内部回路に電流が流
れ、内部回路へ電力供給する電源線の電位が変化しよう
とする。しかしながら、内部回路には抵抗体が接続され
ている。このため、内部回路に流れる電流値は小さく抑
えられ、それにより内部回路に接続される電源線の電位
変化も小さなものに抑えられる。このような電位変化の
抑制により、内部回路等の誤動作が防止される。
（実施例） 第１図は、本発明の一実施例の等価回路を示す。この第
１図において第４図と同等の構成要素には、第４図と同
一の符号を付している。この第１図が第２図と異なる点
は、パッド６と回路Ｂとの間、即ち内部回路Ｂへの電流
パスに抵抗（体）Rxを直列に接続した点にある。その他
の構成は、実質上第４図の回路と同様である。
１図において第４図と同等の構成要素には、第４図と同
一の符号を付している。この第１図が第２図と異なる点
は、パッド６と回路Ｂとの間、即ち内部回路Ｂへの電流
パスに抵抗（体）Rxを直列に接続した点にある。その他
の構成は、実質上第４図の回路と同様である。
次に、この第１図の回路の動作を説明する。一般に、内
部回路Ｂに出力ノイズの影響が及ぶのは、先にも述べた
ように、チップ本体の容量Cchipを介してチップ内部に
内部電流パスが形成されるためである。従って、そのよ
うな内部電流パスが生じにくくすれば、出力ノイズの影
響が内部回路に及びにくくなる。本発明の実施例は、ま
さに、このように動作するものとして構成されている。
即ち、上記内部電流パス中に抵抗Rxが直列に接続されて
いることから、このパスのインピーダンスが上昇する。
逆に、外部パスコンデンサCpassを有する外部の電流パ
スのインピーダンスが相対的に低下する。このため、充
放電電流のうち、外部パスコンデンサCpassを通るもの
が多くなり、チップ本体の容量Cchipを通るものは少な
くなる。これにより、出力ノイズの内部回路Ｂへの影響
は緩和される。
部回路Ｂに出力ノイズの影響が及ぶのは、先にも述べた
ように、チップ本体の容量Cchipを介してチップ内部に
内部電流パスが形成されるためである。従って、そのよ
うな内部電流パスが生じにくくすれば、出力ノイズの影
響が内部回路に及びにくくなる。本発明の実施例は、ま
さに、このように動作するものとして構成されている。
即ち、上記内部電流パス中に抵抗Rxが直列に接続されて
いることから、このパスのインピーダンスが上昇する。
逆に、外部パスコンデンサCpassを有する外部の電流パ
スのインピーダンスが相対的に低下する。このため、充
放電電流のうち、外部パスコンデンサCpassを通るもの
が多くなり、チップ本体の容量Cchipを通るものは少な
くなる。これにより、出力ノイズの内部回路Ｂへの影響
は緩和される。
第3A図及び第3B図は、本発明の実施例の効果を確認する
ための実験結果を示すものである。第3A図はチップの内
部（容量Cchip）及び外部（コンデンサCpass）をそれぞ
れ流れる電流Iin，Ioutの波形図であり、第3B図はパッ
ド6,7（電源電圧Vcc，Vss）の電圧の波形図である。そ
して、それらの各図において、R0〜R2は、抵抗Rxの値を
零から段階的に２段に大きくした場合の波形を示す。つ
まり、R0は抵抗Rxが零のときの波形を示し、これは結局
抵抗Rxがない従来の第４図の場合の波形を示す。第3A図
から、抵抗Rxの挿入によって、内部電流パスを流れる電
流Iinが減少し、外部電流パスを流れる電流Ioutが増大
しているのが容易にわかる。そして、このように内部及
び外部パスを流れる電流Iin，Ioutを減、増変化させる
ようにしたことにより、所期の目的が達成されているの
は、第3B図にVcc線、Vss線の電圧変化の減少が示されて
いることからわかる。即ち、今、第3B図のVcc及びVssの
R0について着目する。電源電圧Vccの基準電圧は5Vとし
てある。パッド6,7（Vcc線、Vss線）のいずれにおいて
も約2Vという大きなノイズ振幅を示している。基準電圧
が5Vの場合において、このような2Vのレベルダウンは、
回路誤動作につながるのは明らかである。また、Vss線
７に着目すれば、一度レベルダウンした後、約1Vのレベ
ルアップを示している。このレベルアップに伴って、隣
接した入力端子では、Vss線７が上昇した分だけ、高レ
ベル入力電圧が下がる。このため、高レベル入力電圧の
マージンがとれなくなり、入力回路の誤動作を引き起
す。
ための実験結果を示すものである。第3A図はチップの内
部（容量Cchip）及び外部（コンデンサCpass）をそれぞ
れ流れる電流Iin，Ioutの波形図であり、第3B図はパッ
ド6,7（電源電圧Vcc，Vss）の電圧の波形図である。そ
して、それらの各図において、R0〜R2は、抵抗Rxの値を
零から段階的に２段に大きくした場合の波形を示す。つ
まり、R0は抵抗Rxが零のときの波形を示し、これは結局
抵抗Rxがない従来の第４図の場合の波形を示す。第3A図
から、抵抗Rxの挿入によって、内部電流パスを流れる電
流Iinが減少し、外部電流パスを流れる電流Ioutが増大
しているのが容易にわかる。そして、このように内部及
び外部パスを流れる電流Iin，Ioutを減、増変化させる
ようにしたことにより、所期の目的が達成されているの
は、第3B図にVcc線、Vss線の電圧変化の減少が示されて
いることからわかる。即ち、今、第3B図のVcc及びVssの
R0について着目する。電源電圧Vccの基準電圧は5Vとし
てある。パッド6,7（Vcc線、Vss線）のいずれにおいて
も約2Vという大きなノイズ振幅を示している。基準電圧
が5Vの場合において、このような2Vのレベルダウンは、
回路誤動作につながるのは明らかである。また、Vss線
７に着目すれば、一度レベルダウンした後、約1Vのレベ
ルアップを示している。このレベルアップに伴って、隣
接した入力端子では、Vss線７が上昇した分だけ、高レ
ベル入力電圧が下がる。このため、高レベル入力電圧の
マージンがとれなくなり、入力回路の誤動作を引き起
す。
これに対し、第3B図のR1,R2から、抵抗Rxを内部電流パ
スに挿入したことにより効果がわかる。即ち、R1,R2に
おけるレベルダウンは、従来のR0の場合のレベルダウン
の1/2以下となり、且つ、R1,R2におけるレベルアップ
は、従来のR0の場合のレベルアップの1/3以下となって
いるのがわかる。
スに挿入したことにより効果がわかる。即ち、R1,R2に
おけるレベルダウンは、従来のR0の場合のレベルダウン
の1/2以下となり、且つ、R1,R2におけるレベルアップ
は、従来のR0の場合のレベルアップの1/3以下となって
いるのがわかる。
第２図は、本発明の他の実施例を示すものである。この
第２図のものは、第１図のものと、チップＡにおける電
源配線の仕方のみが異なる。即ち、第２図のチップＡに
おいては、パッド13,14が電源Vcc，Vssと接続され、そ
れらのパッド13,14に並列に内部回路Ｂ及び出力回路Ｃ
が接続されている。そして、パッド13と内部回路Ｂとは
抵抗Rxを介して接続されている。
第２図のものは、第１図のものと、チップＡにおける電
源配線の仕方のみが異なる。即ち、第２図のチップＡに
おいては、パッド13,14が電源Vcc，Vssと接続され、そ
れらのパッド13,14に並列に内部回路Ｂ及び出力回路Ｃ
が接続されている。そして、パッド13と内部回路Ｂとは
抵抗Rxを介して接続されている。
このような構成のものにおいても、第１図のものと同様
の効果を得ることができる。
の効果を得ることができる。
本発明によれば、出力回路の動作時に、内部回路内の等
価的な容量からの電荷が電源線に供給されようとする
が、この容量に抵抗体を接続していることから、この容
量を流れる充放電電流よりも外部パスコンデンサを通る
ものの方が多くなり、これにより出力回路の動作によっ
て生じる出力ノイズの影響が内部回路に及ぶのを極力抑
えて、内部回路へ供給する電源電圧の変動を小さなもの
として、回路が誤動作するのを防止することができる。
価的な容量からの電荷が電源線に供給されようとする
が、この容量に抵抗体を接続していることから、この容
量を流れる充放電電流よりも外部パスコンデンサを通る
ものの方が多くなり、これにより出力回路の動作によっ
て生じる出力ノイズの影響が内部回路に及ぶのを極力抑
えて、内部回路へ供給する電源電圧の変動を小さなもの
として、回路が誤動作するのを防止することができる。
第１図は本発明の一実施例の等価回路図、第２図はその
異なる実施例の等価回路図、第３図は本発明の効果を確
認するために行った実験結果を示す線図、第４図は従来
例の等価回路図である。 １〜4,11,12…（電源）配線、Ｂ…内部回路、Ｃ…出力
回路、Rx…抵抗（体）。
異なる実施例の等価回路図、第３図は本発明の効果を確
認するために行った実験結果を示す線図、第４図は従来
例の等価回路図である。 １〜4,11,12…（電源）配線、Ｂ…内部回路、Ｃ…出力
回路、Rx…抵抗（体）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲吉▼河 徹 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 中川 薫 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (56)参考文献 特開 平２−303153（ＪＰ，Ａ)
Claims (1)
- 【請求項１】外部電源からの電力が電源配線によって供
給される内部回路及び出力回路を備え、前記内部回路か
らの信号を前記出力回路によって外部に出力する半導体
集積回路において、 前記内部回路は、前記電源配線としての高圧側電源線と
低圧側電源線との間に接続されており、メモリセルやセ
ンスアンプ等の前記出力回路以外の半導体メモリの回路
を有し、さらに前記高圧側及び低圧側電源線間に接続さ
れた等価的な容量を有し、 前記出力回路は、前記高圧側及び低圧側電源線間に接続
されており、 前記高圧側及び低圧側電源線間に、動作時に、外部パス
コンデンサが接続されており、 さらに前記電源配線は、その途中に、前記容量に対して
直列に接続された、前記出力回路の動作時に前記容量を
通って前記高圧側及び低圧側電源線間に流れる電流の値
を抑える、抵抗体を有する、 ことを特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292996A JPH0693484B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路 |
| US07/610,587 US5173875A (en) | 1989-11-10 | 1990-11-08 | Semiconductor memory device |
| DE69030863T DE69030863T2 (de) | 1989-11-10 | 1990-11-09 | Halbleiterspeicheranordnung |
| EP90121467A EP0427284B1 (en) | 1989-11-10 | 1990-11-09 | Semiconductor memory device |
| KR1019900018175A KR930010104B1 (ko) | 1989-11-10 | 1990-11-10 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292996A JPH0693484B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153066A JPH03153066A (ja) | 1991-07-01 |
| JPH0693484B2 true JPH0693484B2 (ja) | 1994-11-16 |
Family
ID=17789127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292996A Expired - Lifetime JPH0693484B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5173875A (ja) |
| EP (1) | EP0427284B1 (ja) |
| JP (1) | JPH0693484B2 (ja) |
| KR (1) | KR930010104B1 (ja) |
| DE (1) | DE69030863T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321658A (en) * | 1990-05-31 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Semiconductor memory device being coupled by auxiliary power lines to a main power line |
| KR100231393B1 (ko) * | 1991-04-18 | 1999-11-15 | 나시모토 류조 | 반도체집적회로장치 |
| JP3236105B2 (ja) * | 1993-03-17 | 2001-12-10 | 富士通株式会社 | 不揮発性半導体記憶装置及びその動作試験方法 |
| KR0170906B1 (ko) * | 1995-11-01 | 1999-03-30 | 김주용 | 반도체 기억장치의 파워라인 커플링 방지 회로 |
| JP2002208275A (ja) * | 2001-01-11 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法 |
| KR100562497B1 (ko) * | 2003-01-22 | 2006-03-21 | 삼성전자주식회사 | 디커플링 커패시터를 포함하는 반도체 메모리 장치 |
| KR101211683B1 (ko) * | 2008-12-31 | 2012-12-12 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3621302A (en) * | 1969-01-15 | 1971-11-16 | Ibm | Monolithic-integrated semiconductor array having reduced power consumption |
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