JPH0695535B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0695535B2 JPH0695535B2 JP63036849A JP3684988A JPH0695535B2 JP H0695535 B2 JPH0695535 B2 JP H0695535B2 JP 63036849 A JP63036849 A JP 63036849A JP 3684988 A JP3684988 A JP 3684988A JP H0695535 B2 JPH0695535 B2 JP H0695535B2
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- JP
- Japan
- Prior art keywords
- region
- conductivity type
- gate
- channel
- diode
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にソース・ドレイン間に
ダイオードを内蔵した接合型電界効果トランジスタに関
する。
ダイオードを内蔵した接合型電界効果トランジスタに関
する。
従来、半導体装置をサージ電力から保護するため、サー
ジ吸収用のダイオードが外付けされることが多く、接合
型電界効果トランジスタ（Ｊ−FETと呼ぶ）の場合につ
いても、第３図の等価回路図に示すように、ソースＳと
ドレインＤとの間にダイオードｄが外付けされたり、あ
るいは内蔵していた。
ジ吸収用のダイオードが外付けされることが多く、接合
型電界効果トランジスタ（Ｊ−FETと呼ぶ）の場合につ
いても、第３図の等価回路図に示すように、ソースＳと
ドレインＤとの間にダイオードｄが外付けされたり、あ
るいは内蔵していた。
第２図は従来のダイオード内蔵型のＪ−FETの断面図て
ある。図において、１はＰ導電型のゲート基板、２はゲ
ート基板１上に形成されているＮ導電型チャネル層、３
はチャネル層２の内部に形成されたＰ導電型のゲート領
域、４と５は、ゲート領域３を間にはさんでチャネル層
２内に設けられたソース領域とドレイン領域である。以
上の要素によりＮチャネルＪ−FET部が構成されてい
る。しかして、チャネル層２の一部分は、表面からゲー
ト基板層に達するＰ導電型の分離層により島状に分離さ
れている内蔵ダイオード部のカソード領域６が形成さ
れ、カソード領域６内にはＰ導電型のアノード領域８′
が形成されている。そして、ソース電極Ｓとアノード領
域８′との間およびドレイン電極Ｄとカソード領域６と
の間は導電接続がとられており、また、基板ゲート１お
よび上部ゲート領域３からは共にゲート電極Ｇが引出さ
れている。
ある。図において、１はＰ導電型のゲート基板、２はゲ
ート基板１上に形成されているＮ導電型チャネル層、３
はチャネル層２の内部に形成されたＰ導電型のゲート領
域、４と５は、ゲート領域３を間にはさんでチャネル層
２内に設けられたソース領域とドレイン領域である。以
上の要素によりＮチャネルＪ−FET部が構成されてい
る。しかして、チャネル層２の一部分は、表面からゲー
ト基板層に達するＰ導電型の分離層により島状に分離さ
れている内蔵ダイオード部のカソード領域６が形成さ
れ、カソード領域６内にはＰ導電型のアノード領域８′
が形成されている。そして、ソース電極Ｓとアノード領
域８′との間およびドレイン電極Ｄとカソード領域６と
の間は導電接続がとられており、また、基板ゲート１お
よび上部ゲート領域３からは共にゲート電極Ｇが引出さ
れている。
上述した従来の内蔵されたダイオードを有するＪ−FET
の場合、ゲート領域３とダイオードのアノード領域８′
は同時に形成され、同等の拡散接合深さとなっていた。
このため、次のような問題点があった。
の場合、ゲート領域３とダイオードのアノード領域８′
は同時に形成され、同等の拡散接合深さとなっていた。
このため、次のような問題点があった。
Ｊ−FETの場合、第２図に示すチャネル厚さｄは、通常
２μ以下のような薄いものが多い。第２図のダイオード
部は、アノード領域８′とカソード領域６とゲート基板
１との間にPNPトランジスタが寄生的に形成され、ｄチ
ャネル厚さが薄い場合は、特にPNPトランジスタとして
動作しやすく、意図しない動作を起こす可能性があっ
た。また、このPNダイオードに逆方向電圧が印加されブ
レークダウンした場合、ソース・ゲート間に意図しない
電流が流れてしまうという問題があった。
２μ以下のような薄いものが多い。第２図のダイオード
部は、アノード領域８′とカソード領域６とゲート基板
１との間にPNPトランジスタが寄生的に形成され、ｄチ
ャネル厚さが薄い場合は、特にPNPトランジスタとして
動作しやすく、意図しない動作を起こす可能性があっ
た。また、このPNダイオードに逆方向電圧が印加されブ
レークダウンした場合、ソース・ゲート間に意図しない
電流が流れてしまうという問題があった。
本発明の半導体装置は、ゲート領域となる一導電型の基
板中に逆導電型のチャネル領域を形成し、このチャネル
領域内に高不純物濃度の前記一導電型のゲート領域及び
このゲート領域を間に挟んで高不純物濃度の逆導電型の
ドレインとソース領域とをそれぞれ形成してなる接合型
電界効果トランジスタと、前記一導電型の基板中に前記
逆導電型のチャネル領域と独立して設けられた前記逆導
電型の第１の領域と、前記第１の領域内に島状に設けら
れた前記ドレイン領域と接続された高不純物濃度の前記
逆導電型の第２の領域と、前記第２の領域内に島状に設
けられ前記ソース領域と接続され、かつ前記トランジス
タの前記ゲート領域の接合深さよりも浅く形成された前
記一導電型の第３の領域とを備えることを特徴とする。
板中に逆導電型のチャネル領域を形成し、このチャネル
領域内に高不純物濃度の前記一導電型のゲート領域及び
このゲート領域を間に挟んで高不純物濃度の逆導電型の
ドレインとソース領域とをそれぞれ形成してなる接合型
電界効果トランジスタと、前記一導電型の基板中に前記
逆導電型のチャネル領域と独立して設けられた前記逆導
電型の第１の領域と、前記第１の領域内に島状に設けら
れた前記ドレイン領域と接続された高不純物濃度の前記
逆導電型の第２の領域と、前記第２の領域内に島状に設
けられ前記ソース領域と接続され、かつ前記トランジス
タの前記ゲート領域の接合深さよりも浅く形成された前
記一導電型の第３の領域とを備えることを特徴とする。
つぎに本発明を実施例により説明する。
第１図は本発明の一実施例の断面図である。第１図にお
いて、これを第２図の従来例と比べると、基板ゲート
１、チャネル層２、ゲート領域３、ソース・ドレイン領
域4,5、から構成されるＪ−FET部は同じてある。但し、
Ｊ−FETのソース・ドレイン間に設けられる内蔵ダイオ
ード部では、島状に分離されたＮ導電型のカソード領域
６内に高濃度Ｎ導電型領域７が形成され、この高濃度Ｎ
導電型領域７内に、Ｊ−FET部のゲート領域３より拡散
深さの浅い高濃度Ｐ導電型のアノード領域８が形成され
ている。
いて、これを第２図の従来例と比べると、基板ゲート
１、チャネル層２、ゲート領域３、ソース・ドレイン領
域4,5、から構成されるＪ−FET部は同じてある。但し、
Ｊ−FETのソース・ドレイン間に設けられる内蔵ダイオ
ード部では、島状に分離されたＮ導電型のカソード領域
６内に高濃度Ｎ導電型領域７が形成され、この高濃度Ｎ
導電型領域７内に、Ｊ−FET部のゲート領域３より拡散
深さの浅い高濃度Ｐ導電型のアノード領域８が形成され
ている。
このようにアノード領域８をゲート領域３より浅くする
ことにより、ダイオード接合と、カソード領域６の底辺
との間隔ｄ′が広くなり、アノード領域８、カドード領
域６、基板ゲート層１からなるPNP寄生トランジスタの
ベース幅が広くなったことで、寄生トランジスタ動作が
起り難くなる。また、前記寄生トランジスタのベース領
域の不純物濃度を高濃度にしたあることにより小数のキ
ャリアのライフタイムが短かくなっていることから、一
層寄生トランジスタ動作を起り難くしている。
ことにより、ダイオード接合と、カソード領域６の底辺
との間隔ｄ′が広くなり、アノード領域８、カドード領
域６、基板ゲート層１からなるPNP寄生トランジスタの
ベース幅が広くなったことで、寄生トランジスタ動作が
起り難くなる。また、前記寄生トランジスタのベース領
域の不純物濃度を高濃度にしたあることにより小数のキ
ャリアのライフタイムが短かくなっていることから、一
層寄生トランジスタ動作を起り難くしている。
なお上記実施例は、一導電型をＰ導電型、逆導電型をＮ
導電型とした内蔵ダイオードをもつＮチャネルＪ−FET
について述べているが、上記実施例のＰ導電型をＮ導電
型に、Ｎ導電型をＰ導電型に変えたところの、内蔵ダイ
オードをもつＰチャネルＪ−FETについても本発明が適
用されるのはいうまでもない。
導電型とした内蔵ダイオードをもつＮチャネルＪ−FET
について述べているが、上記実施例のＰ導電型をＮ導電
型に、Ｎ導電型をＰ導電型に変えたところの、内蔵ダイ
オードをもつＰチャネルＪ−FETについても本発明が適
用されるのはいうまでもない。
以上説明したように本発明は、Ｎ−チャネルＪ−FETの
場合ダイオードのカソード領域の濃度を上げ、またアノ
ード領域の拡散深さを浅くすることにより、寄生的に形
成されるPNPトランジスタのトランジスタ動作が起こり
にくくなり、Ｄ−Ｓ間に安定したＰ−Ｎ接合ダイオード
が形成され、誤動作の起こりにくいＪ−FETが得られる
という効果がある。
場合ダイオードのカソード領域の濃度を上げ、またアノ
ード領域の拡散深さを浅くすることにより、寄生的に形
成されるPNPトランジスタのトランジスタ動作が起こり
にくくなり、Ｄ−Ｓ間に安定したＰ−Ｎ接合ダイオード
が形成され、誤動作の起こりにくいＪ−FETが得られる
という効果がある。
第１図は本発明の一実施例の断面図、第３図は内蔵ダイ
オードをもつJFETの等価回路図、第２図は従来の半導体
装置の断面図である。 １……Ｐ型基板ゲート、２……Ｎ型チャネル層、３……
Ｐ型ゲート領域、4,5……N+ソース・ドレイン領域、６
……Ｎ型カソード領域、７……N+カソード領域、８……
P+アノード領域、Ｓ……ソース電極、Ｄ……ドレイン電
極、Ｇ……ゲート電極。
オードをもつJFETの等価回路図、第２図は従来の半導体
装置の断面図である。 １……Ｐ型基板ゲート、２……Ｎ型チャネル層、３……
Ｐ型ゲート領域、4,5……N+ソース・ドレイン領域、６
……Ｎ型カソード領域、７……N+カソード領域、８……
P+アノード領域、Ｓ……ソース電極、Ｄ……ドレイン電
極、Ｇ……ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (1)
- 【請求項１】ゲート領域となる一導電型の基板中に逆導
電型のチャネル領域を形成し、このチャネル領域内に高
不純物濃度の前記一導電型のゲート領域及びこのゲート
領域を間に挟んで高不純物濃度の逆導電型のドレインと
ソース領域とをそれぞれ形成してなる接合型電界効果ト
ランジスタと、前記一導電型の基板中に前記逆導電型の
チャネル領域と独立して設けられた前記逆導電型の第１
の領域と、前記第１の領域内に島状に設けられた前記ド
レイン領域と接続された高不純物濃度の前記逆導電型の
第２の領域と、前記第２の領域内に島状に設けられ前記
ソース領域と接続され、かつ前記トランジスタの前記ゲ
ート領域の接合深さよりも浅く形成された前記一導電型
の第３の領域とを備えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036849A JPH0695535B2 (ja) | 1988-02-19 | 1988-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036849A JPH0695535B2 (ja) | 1988-02-19 | 1988-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212476A JPH01212476A (ja) | 1989-08-25 |
| JPH0695535B2 true JPH0695535B2 (ja) | 1994-11-24 |
Family
ID=12481213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036849A Expired - Lifetime JPH0695535B2 (ja) | 1988-02-19 | 1988-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695535B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4872176B2 (ja) * | 2001-08-29 | 2012-02-08 | 株式会社デンソー | 接合型ｆｅｔの駆動回路 |
| JP4748498B2 (ja) * | 2002-12-05 | 2011-08-17 | 古河電気工業株式会社 | 電流遮断器付きＧａＮ系半導体装置 |
| WO2026023402A1 (ja) * | 2024-07-26 | 2026-01-29 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
-
1988
- 1988-02-19 JP JP63036849A patent/JPH0695535B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01212476A (ja) | 1989-08-25 |
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