JPH0682686B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0682686B2 JPH0682686B2 JP62066541A JP6654187A JPH0682686B2 JP H0682686 B2 JPH0682686 B2 JP H0682686B2 JP 62066541 A JP62066541 A JP 62066541A JP 6654187 A JP6654187 A JP 6654187A JP H0682686 B2 JPH0682686 B2 JP H0682686B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- effect transistor
- field effect
- active layer
- buffer layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は電界効果トランジスタに係り、特に化合物半導
体基板を用い、並列接続された複数のゲートを有してい
る電界効果トランジスタに関する。
体基板を用い、並列接続された複数のゲートを有してい
る電界効果トランジスタに関する。
（従来技術と問題点） 一般に、電界効果トランジスタの低雑音化において、ゲ
ート・ソース間の接合容量、ゲート抵抗、及びゲートリ
ーク電流が雑音特性に大きな影響を及ぼしていることが
知られている。
ート・ソース間の接合容量、ゲート抵抗、及びゲートリ
ーク電流が雑音特性に大きな影響を及ぼしていることが
知られている。
第３図は従来技術による、複数のゲートを有する接合型
電界効果トランジスタ（以下、Ｊ−FETと記す）の要部
構造図である。
電界効果トランジスタ（以下、Ｊ−FETと記す）の要部
構造図である。
この図に示す如く、半絶縁性GaAsよりなる化合物半導体
基板７上にバッファ層６が形成され、その上に、ここで
はＮ型とする、能動層４が形成されている。この能動層
４上に所定導電型、ここではＰ型、の領域であるゲート
１が複数個設けられており、それぞれの間が順次ドレイ
ン２、ソース３となっている。そして、この複数個のゲ
ート１は、同じくＰ型の領域であるガードリング５によ
って並列に接続されている。
基板７上にバッファ層６が形成され、その上に、ここで
はＮ型とする、能動層４が形成されている。この能動層
４上に所定導電型、ここではＰ型、の領域であるゲート
１が複数個設けられており、それぞれの間が順次ドレイ
ン２、ソース３となっている。そして、この複数個のゲ
ート１は、同じくＰ型の領域であるガードリング５によ
って並列に接続されている。
上記の従来技術によるＪ−FETの構造においては、ゲー
ト抵抗低減のためガードリング５に不純物が高濃度に拡
散されているので、能動層４とP+−Ｎ接合を形成してい
る。この接合容量はゲート接合容量に加算され、雑音特
性及び高周波特性を劣化させる一因となっている。
ト抵抗低減のためガードリング５に不純物が高濃度に拡
散されているので、能動層４とP+−Ｎ接合を形成してい
る。この接合容量はゲート接合容量に加算され、雑音特
性及び高周波特性を劣化させる一因となっている。
又、このガードリング５と能動層４とは隣接したＰ−Ｎ
構造ともなっているため、ゲート耐圧については、ガー
ドリングと能動４との間の耐圧が、ゲート１と能動層４
との間の耐圧と同程度に支配的になっている。このた
め、ガードリング５もゲート１と同じく能動４へのリー
ク電流発生源となり、やはり雑音特性を劣化させる一因
となっている。
構造ともなっているため、ゲート耐圧については、ガー
ドリングと能動４との間の耐圧が、ゲート１と能動層４
との間の耐圧と同程度に支配的になっている。このた
め、ガードリング５もゲート１と同じく能動４へのリー
ク電流発生源となり、やはり雑音特性を劣化させる一因
となっている。
そこで本発明は上記した従来技術の問題点を解決して、
ゲート抵抗を高めずにゲートリーク電流及びゲート容量
を低減し、雑音特性を大幅に改善したＪ−FETを提供す
ることを目的とする。
ゲート抵抗を高めずにゲートリーク電流及びゲート容量
を低減し、雑音特性を大幅に改善したＪ−FETを提供す
ることを目的とする。
（問題点を解決するための手段） 本発明は上記の目的を達成するために、半絶縁性の化合
物半導体基板上にバッファ層を備え、前記バッファ層上
の所定領域に一導電型の能動層を備えると共に前記能動
層中に反対導電型を有する複数のゲート領域が形成さ
れ、前記ゲート領域が反対導電型の導電領域により並列
接続されている接合型の電界効果トランジスタにおい
て、前記バッファ層中に前記導電領域を形成したことを
特徴とする接合型の電界効果トランジスタを提供するも
のである。
物半導体基板上にバッファ層を備え、前記バッファ層上
の所定領域に一導電型の能動層を備えると共に前記能動
層中に反対導電型を有する複数のゲート領域が形成さ
れ、前記ゲート領域が反対導電型の導電領域により並列
接続されている接合型の電界効果トランジスタにおい
て、前記バッファ層中に前記導電領域を形成したことを
特徴とする接合型の電界効果トランジスタを提供するも
のである。
（実施例） 本発明になるＪ−FETの一実施例について図面と共に説
明する。
明する。
第１図は本発明になるＪ−FETの要部構造図である。こ
の構造は、第２図に示す。半絶縁性GaAsよりなる化合物
半導体基板７上にバッファ層６及びＮ型の能動層４を順
次形成した後、チャンネル領域周辺部分をバッファ層６
が露出するまでエッチングで除去したものに、Ｐ型の導
電領域であるガードリング５をチャンネル領域から分離
させて、バッファ層６から化合物半導体基板７にかけて
形成し、続いて、同じくＰ型のゲート１を形成したもの
である。
の構造は、第２図に示す。半絶縁性GaAsよりなる化合物
半導体基板７上にバッファ層６及びＮ型の能動層４を順
次形成した後、チャンネル領域周辺部分をバッファ層６
が露出するまでエッチングで除去したものに、Ｐ型の導
電領域であるガードリング５をチャンネル領域から分離
させて、バッファ層６から化合物半導体基板７にかけて
形成し、続いて、同じくＰ型のゲート１を形成したもの
である。
ガードリング５及びゲート１の形成は、それぞれ拡散又
はイオン注入により行う。
はイオン注入により行う。
本実施例を従来技術によるＪ−FETと比較すると、ゲー
ト長１μｍ、ゲート幅50μｍ、Ｎ型能動層不純物濃度１
〜２×1017／cm3、Ｐ型ガードリング不純物濃度１×10
13／cm3で、十数本のゲートを有する素子において、本
実施例はゲート容量が2.0〜3.0pF低く、ゲートリーク電
流の値は数十〜数百pA（5V印加時）であった。
ト長１μｍ、ゲート幅50μｍ、Ｎ型能動層不純物濃度１
〜２×1017／cm3、Ｐ型ガードリング不純物濃度１×10
13／cm3で、十数本のゲートを有する素子において、本
実施例はゲート容量が2.0〜3.0pF低く、ゲートリーク電
流の値は数十〜数百pA（5V印加時）であった。
本実施例においてはエッチングによりチャネル領域周辺
部分を除去し、ガードリング５が能動層４と接すること
なく形成できるようにしたが、他の構造にしても本発明
の実施は可能である。
部分を除去し、ガードリング５が能動層４と接すること
なく形成できるようにしたが、他の構造にしても本発明
の実施は可能である。
（発明の効果） 以上の如く、本発明になる電界効果トランジスタは、複
数のゲートを並列接続しているガードリングが能動層か
ら分離されているので、ガードリングと能動層の接合
は、間に絶縁体（バッファ層，化合物半導体基板）を介
したＰ−ｉ−Ｎ接合となり、接合部のゲートリーク電流
を低減することができ、ゲート耐圧が向上し、ゲート容
量が低下するとともに、ガードリングによる容量が無視
できる程小さいものとなるためガードリングを大きくす
ることができ、ゲート抵抗を低減することができるとい
った特長を有する。
数のゲートを並列接続しているガードリングが能動層か
ら分離されているので、ガードリングと能動層の接合
は、間に絶縁体（バッファ層，化合物半導体基板）を介
したＰ−ｉ−Ｎ接合となり、接合部のゲートリーク電流
を低減することができ、ゲート耐圧が向上し、ゲート容
量が低下するとともに、ガードリングによる容量が無視
できる程小さいものとなるためガードリングを大きくす
ることができ、ゲート抵抗を低減することができるとい
った特長を有する。
第１図は本発明になる電界効果トランジスタの一実施例
の要部構造図、第２図は本発明になる電界効果トランジ
スタの一実施例のチャンネル領域周辺部エッチング終了
後のものの要部構造図、第３図は従来技術による電界効
果トランジスタの要部構造図である。 １……ゲート、２……ドレイン、３……ソース、４……
能動層、５……ガードリング（導電領域）、６……バッ
ファ層、７……化合物半導体基板。
の要部構造図、第２図は本発明になる電界効果トランジ
スタの一実施例のチャンネル領域周辺部エッチング終了
後のものの要部構造図、第３図は従来技術による電界効
果トランジスタの要部構造図である。 １……ゲート、２……ドレイン、３……ソース、４……
能動層、５……ガードリング（導電領域）、６……バッ
ファ層、７……化合物半導体基板。
───────────────────────────────────────────────────── フロントページの続き 審査官 松本 邦夫 (56)参考文献 特開 昭56−55077（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半絶縁性の化合物半導体基板上にバッファ
層を備え、前記バッファ層上の所定領域に一導電型の能
動層を備えると共に前記能動層中に反対導電型を有する
複数のゲート領域が形成され、前記ゲート領域が反対導
電型の導電領域により並列接続されている接合型の電界
効果トランジスタにおいて、 前記バッファ層中に前記導電領域を形成したことを特徴
とする接合型の電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066541A JPH0682686B2 (ja) | 1987-03-20 | 1987-03-20 | 電界効果トランジスタ |
| US07/169,036 US5084744A (en) | 1987-03-20 | 1988-03-16 | Field effect transistor with active layer apart from guard-ring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066541A JPH0682686B2 (ja) | 1987-03-20 | 1987-03-20 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63232463A JPS63232463A (ja) | 1988-09-28 |
| JPH0682686B2 true JPH0682686B2 (ja) | 1994-10-19 |
Family
ID=13318866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066541A Expired - Lifetime JPH0682686B2 (ja) | 1987-03-20 | 1987-03-20 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5084744A (ja) |
| JP (1) | JPH0682686B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5364816A (en) * | 1993-01-29 | 1994-11-15 | The United States Of America As Represented By The Secretary Of The Navy | Fabrication method for III-V heterostructure field-effect transistors |
| JPH08204191A (ja) * | 1995-01-20 | 1996-08-09 | Sony Corp | 電界効果トランジスタ及びその製造方法 |
| SE518231C2 (sv) * | 2000-05-12 | 2002-09-10 | Ericsson Telefon Ab L M | Förfarande för brusfördelning i substrat med hög resistivitet som innefattar differentiell eller balanserad integrerad koppling |
| JP5458709B2 (ja) * | 2009-07-13 | 2014-04-02 | 三菱電機株式会社 | 半導体装置 |
| US11309412B1 (en) * | 2017-05-17 | 2022-04-19 | Northrop Grumman Systems Corporation | Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538572A (en) * | 1976-07-12 | 1978-01-26 | Sony Corp | Field effect type transistor |
| US4104672A (en) * | 1976-10-29 | 1978-08-01 | Bell Telephone Laboratories, Incorporated | High power gallium arsenide schottky barrier field effect transistor |
| DE3072175D1 (de) * | 1979-12-28 | 1990-04-26 | Fujitsu Ltd | Halbleitervorrichtungen mit heterouebergang. |
| JPS57132368A (en) * | 1981-12-29 | 1982-08-16 | Nec Corp | Semiconductor device |
| JPS58145166A (ja) * | 1982-02-24 | 1983-08-29 | Fujitsu Ltd | 半導体装置 |
| JPH0669100B2 (ja) * | 1983-10-28 | 1994-08-31 | ヒューズ・エアクラフト・カンパニー | マルチ・ゲート電界効果トランジスタ |
-
1987
- 1987-03-20 JP JP62066541A patent/JPH0682686B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-16 US US07/169,036 patent/US5084744A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63232463A (ja) | 1988-09-28 |
| US5084744A (en) | 1992-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |