JPH0696030A - マルチプロセッサのための拡張プロセッサバッファインターフェース - Google Patents

Abstract

(57)【要約】 【目的】 マルチプロセッサシステム（１０）で使用さ
れる拡張プロセッサバッファインターフェース（２２
ｃ）を提供する。 【構成】 拡張プロセッサバッファインターフェース
は、マルチプロセッサの整合性の維持と、ロードされた
メモリロケーションの読取りおよび書込みにおいて、付
加プロセッサ（２２ａ）の必要な関与を最小とするため
に、アトミックフェッチおよび加算動作を実行し、ま
た、４００Ｍバイトに及ぶレートでバーストモードメモ
リアクセスの動作を行なうインターリーブされたメモリ
バンク（２２ｄ）をサポートし、また、異なるメモリア
クセスタイミングをサポートするのに必要とされるよう
な待ち状態を選択的に提供するために切り換え可能な状
態マシーン（５２、５４、１００）を含み、さらに、外
部の多数素子ＬＥＤディスプレー（１１０）への改良さ
れたシリアルインターフェースを提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的には、マルチ
プロセッサデータ処理システム、より具体的には、各プ
ロセッサを共用メモリを含むシステム資源へインターフ
ェースするための方法および装置に関する。

【０００２】

【従来の技術】多量の時間依存データセットと対話し、
眼に見えるようにするのに必要とされるシステム要件
は、処理されるデータセットの全体を蓄えるための大容
量の広帯域幅のディスクアレー、問題セットをダウンロ
ードするための高速ネットワーク、単一のシミュレーシ
ョンタイムステップを処理するのに必要とされる全ての
データをバッファするための大容量、高速メモリ、デー
タセットを操作し、拡張し、眼に見えるようにするのに
適した計算能力、およびリアルタイム、高解像度の可視
ディスプレーを含む。さらに、これらの機能が高速にプ
ログラム可能で柔軟なユーザ環境に提供されることが重
要である。

【０００３】かかる大規模で複雑なシステムを実現する
ために、同一のタスクの同じ局面あるいは異なる局面に
ついて複数のデータプロセッサが並列に動作する、マル
チプロセッサ手法が採られる。

【０００４】マルチプロセッサシステムにおいて特に考
慮すべきことは、各プロセッサを共通の、あるいは共用
のシステム資源に対して、また、ローカルあるいは私用
のプロセッサ資源に対してもインターフェースすること
である。一例として、そこに結合された共用（グローバ
ル）システムメモリを有するグローバルバスに対して各
プロセッサをインターフェースし、然も、各プロセッサ
を私用のローカルメモリに対しても結合することが必要
とされる。

【０００５】米国特許出願第７３３，５１７号、名称
「マルチプロセッサシステムのためのプロセッサバッフ
ァインターフェース」、フォスター他には、多数の機能
を行なうプロセッサバッファインターフェース（ＰＢＩ
Ｆ）が開示されている。これらの機能は、３２メガバイ
ト（Ｍバイト）のローカルメモリの制御およびアドレス
生成によるローカルメモリインターフェースの提供、グ
ローバルメモリ動作をキャッシュするための２５６ビッ
ト幅の読取りおよび書込みバッファを設けることによる
グローバルメモリインターフェースの提供、８個の内部
あるいは８個の外部割込みのための割込み制御の提供で
ある。ＰＢＩＦによって提供される付加的な機能は、Ｄ
ＭＡ機能、タイマー／カウンタのようなその他の機能、
およびシリアル診断バスインターフェースの提供であ
る。ＰＢＩＦは、メモリアクセスおよびＬＥＤ指示器と
のインターフェースを含む多数の動作のタイミングおよ
びシーケンスを制御するために、状態マシーンを含む。

【０００６】ＰＢＩＦタイミングおよび動作は、インテ
ル社製のｉ８６０ＸＲ（Ｎ１０）として知られているマ
イクロプロセッサタイプをサポートするために最適化さ
れる。セマフォー動作を実現するのに採用されるものの
ようなメモリフェッチおよび加算タイプメモリ動作を実
現するために、ロックされた読取りがなされ、続いて共
用メモリからデータ戻りがなされる。データ戻りは、ア
ドレス指定されたメモリロケーションをロックし、他の
プロセッサによるアクセスが阻止される。戻りデータ
は、プロセッサの識別を提供することによってプロセッ
サにより変更され、この変更データがロックされた書込
みサイクルを使用して共用メモリに対して書き戻され
る。ロックされた書込みサイクルの完了は、アドレス指
定されたロケーションのロックを解除し、それによっ
て、他のプロセッサがアクセス可能となる。典型的に
は、ロケーションの内容が共用システム資源の現在の所
有権を示す。

【０００７】しかしながら、例えば全ての３２個のプロ
セッサがメモリ中の単一の共用要素についてのロックを
獲得しようとする時には、このプロトコルに付加される
オーバーヘッドがかなりのものとなる。すなわち、各プ
ロセッサがそれがロック済かどうかを決定するためにそ
のロケーションを読取り、ロケーションがフリー（ロッ
ク解除される）まで待ち、ロック要求を発行し、ロック
要求が認可されたかどうかを決定し、そして、データの
変更を始めなければならない。

【０００８】さらに、ＰＢＩＦがたとえその意図するア
プリケーションに対して良く適合しいるにしても、ロー
カルマイクロプロセッサをより速いレート、すなわち、
１クロックサイクルおきではなく、各クロックサイクル
でデータを受け取ることができる装置へ上位移行させた
いならば、ＰＢＩＦの拡張と、対応するローカルメモリ
およびメモリインターフェース回路の拡張が望ましく、
それにより上位移行されたマイクロプロセッサの付加的
性能および速度を完全に活用することが可能となる。

【０００９】

【発明が解決しようとする課題】従って、この発明の一
つの目的は、マルチプロセッサシステムで使用される拡
張されたプロセッサバッファインターフェースを提供す
ることにある。

【００１０】この発明の他の目的は、マルチプロセッサ
の整合性を維持するとともに、ロックされたメモリロケ
ーションの読取りおよび書込みにおけるプロセッサの必
要とされる関与を最小とするために、アトミックフェッ
チおよび加算動作を実行する、拡張されたバッファイン
ターフェースを提供することにある。

【００１１】この発明の他の目的は、４００Ｍバイト／
秒に及ぶレートでバーストモードメモリアクセスで動作
するインターリーブされたメモリバンクをサポートする
拡張されたプロセッサバッファインターフェースを提供
することにある。

【００１２】この発明のさらに他の目的は、異なるメモ
リアクセスタイミングのために要求されるような待ち状
態を選択的に提供するための切り換え可能な状態マシー
ンを含む拡張されたプロセッサバッファインターフェー
スを提供することにある。

【００１３】この発明のよりさらに他の目的は、プロセ
ッサ介入の必要量を最小とするように、改良されたＬＥ
Ｄ状態マシーンを備える、拡張されたプロセッサバッフ
ァインターフェースを提供することにある。

【００１４】

【課題を解決するための手段】上述のこの発明の目的
は、マルチプロセッサシステムのプロセッサをローカ
ル、私用メモリおよびグローバル、共用メモリを含む他
のシステム構成要素へ結合させるインターフェースユニ
ットによって達成される。

【００１５】この発明の一つの態様によれば、ロックさ
れたメモリ読取り／書込みサイクルを第１のデータプロ
セッサによって実行するための方法および装置が提供さ
れる。この方法は、（Ａ）メモリに書込まれる値を第１
のレジスタ内に格納するステップと、（Ｂ）メモリ内の
ロケーションのアドレスを第２のレジスタに格納し、こ
のアドレスの格納ステップに応答して値が格納されるス
テップと、（Ｃ）第１のレジスタに格納されたアドレス
によって特定されるメモリ内のロケーションに対してロ
ックされた読取りサイクルを開始するステップと、
（Ｄ）アドレス指定されたロケーションの内容をメモリ
から受け取るステップと、（Ｅ）第３のレジスタ内に受
け取った内容を格納するステップと、（Ｆ）第２のレジ
スタの内容をアドレス指定されたロケーションの受け取
られた内容と結合し、結合値を作成するステップと、
（Ｇ）そのロケーションに対して結合値を格納するため
に、第１のレジスタ内に格納されているアドレスによっ
て特定されるメモリ内のロケーションに対してロックさ
れた書込みサイクルを開始するステップとからなる。

【００１６】受け取りのステップは、第２のデータプロ
セッサによるアクセスに対してメモリ内のロケーション
をロックするステップと、メモリ内のロックを解除する
ステップを含むロックされた書込みサイクルを開始する
ステップとを含む。

【００１７】ロックされた読取りサイクルは、第１のデ
ータプロセッサに対する保持要求信号を生成するステッ
プと、第１のデータプロセッサから保持アクノリッジ信
号を受け取るステップとを含む。保持アクノリッジ信号
の受け取りは、メモリと結合されるバスの制御を第１の
データプロセッサが解放したことを指示する。

【００１８】この方法は、さらに、（Ｈ）第３のレジス
タ手段の内容をデータプロセッサによって読取るステッ
プと、（Ｉ）そのロケーションが以前に第２のデータプ
ロセッサによって書込まれていることを第３のレジスタ
の内容が指示するかどうかを決定し、若し、そう指示さ
れるのであれば、ステップ（Ａ）〜（Ｇ）を実行し、第
３のレジスタの内容をそのロケーションに復元するステ
ップとを含む。

【００１９】この方法は、必要なプロセッサのオーバー
ヘッドを低減し、また、幾つかのプロセッサがロックさ
れたロケーションに関してそれぞれ競合する時に、ロッ
クを獲得するための待ち時間をかなり少なくできる。

【００２０】この発明の他の態様によれば、データプロ
セッサのためのインターフェースが提供され、このイン
ターフェースは、インターフェースの外部の装置をアク
セスするためのプログラム可能な待ち状態を有する。こ
のインターフェースは、データプロセッサによってセッ
ト可能なビットを有する制御レジスタを含む。さらに、
インターフェースは、第２のメモリインターフェースを
含み、これは、アドレス信号ラインおよび制御信号ライ
ンを第２のメモリシステムに対して提供する間に、１以
上の待ちタイミング状態を選択的に挿入あるいは非挿入
するために、制御レジスタのビットの少なくとも１ビッ
トの状態に応答する。第１のメモリシステムは、広帯域
幅を達成するためにインターリーブされたメモリバンク
を有する、私用、ローカルプロセッサメモリシステムで
あり、第２のメモリシステムは、システムバス上でアク
セス可能な共用、グローバルメモリである。

【００２１】この発明の一つのさらなる態様は、外部に
設けられた多数素子ＬＥＤディスプレーに対する改良さ
れたインターフェースを有するインターフェース装置を
提供する。状態マシーンは、インターフェース装置内の
レジスタの所望の表示内容を初期的に格納する以外に
は、プロセッサ介入を要求することなく、ビットシリア
ルでＬＥＤディスプレーをロードする。

【００２２】

【実施例】図１を参照すると、図１には、この発明によ
り構成され、また、動作する拡張プロセッサバッファイ
ンターフェース（ＥＰＢＩＦ）が図示されている。すな
わち、科学的可視システム（ＳＶＳ）１０の構成要素が
示されている。ＳＶＳ１０の目的は、対話的な速度で複
雑なデータセットを処理し、操作し、見えるようにす
る。しかしながら、このシステム１０の利用は、この一
つの重要なアプリケーションのみに限定されない。さら
に、明確に分かるように、この発明によるＥＰＢＩＦの
利用は、この特定のシステムのみに制限されない。すな
わち、ＥＰＢＩＦは、この発明により教示されるよう
に、多数の異なるタイプのマルチプロセッサシステムに
おいて有効に使用される。

【００２３】ＳＶＳ１０は、幾つかの主要構成要素を有
する。第１の構成要素は、データ処理システム内に具体
化されるサーバ１２である。これは、大規模な計算能力
と、高速メモリと、インテリジェントＩ／Ｏプロセッサ
を提供し、これらの全てが高速グローバルバスによって
相互接続されている。グローバルバス、共有バスおよび
共通相互接続は、ここでは、交換可能な意味に使われて
いる。

【００２４】第２の構成要素は、コンソールプロセッサ
１４であり、一例として、ＩＢＭ社製のＲＩＳＣ シス
テム／６０００（ＲＳ６０００）により具体化される
（ＲＩＳＣ システム／６０００は、ＩＢＭ社の商標で
ある）。コンソール１４は、遠隔ワークステーション
（図示しない）からのネットワークアクセスを提供す
る。

【００２５】第３の構成要素は、一例としてそのために
コンソール機能を提供するＲＳ／６０００を含む、フレ
ームバッファ１６である。フレームバッファ１６は、リ
アルタイム表示能力を高解像度ディスプレー１８に与え
るために、ＡＮＳＩ標準の高性能並列インターフェース
（ＨＩＰＰ）を介して付加されたインターフェースおよ
び画像バッファリングハードウエア１６ａを有する。シ
ステム１０の他の構成要素は、ディスクアレー２０であ
る。ディスクアレー２０は、ＨＩＰＰインターフェース
を介して５５Ｍバイト／秒の転送レートの２１Ｇバイト
の容量を有する記憶システムに組み入れられる。

【００２６】なお、システム１０の正確な構成は、意図
する使用に応じて変化し、また、図１の構成は、この発
明の実施上の制約を表すものではない。

【００２７】図２を参照すると、図２には、ＳＶＳ１０
のサーバ１２のブロック図が示されている。サーバ１２
は、印刷回路カード２２毎に４個のプロセッサ（Ｐ１〜
Ｐ４）として編成された、複数の個別プロセッサ２２ａ
からなる。サーバ１２は、８個に及ぶカード、合計で３
２個までのプロセッサを含むことができる。各プロセッ
サカード２２は、ローカルプロセッサカード（ＬＰＣ）
バス３２をＳＶＳグローバルバス２４へ結合するための
汎用バスインターフェース（ＵＢＩＦ）３４を含む。Ｓ
ＶＳグローバルバス２４に対しては、複数のグローバル
メモリカード２６、複数のＩ／Ｏプロセッサカード２
８、ＲＳ／６０００コンソール１４に対するインターフ
ェース３０、およびバックプレーンアービタ３６も結合
されている。

【００２８】ＳＶＳ１０のこの実施例では、各グローバ
ルメモリカードがエラー訂正ロジックを有する１２８Ｍ
Ｂあるいは２５６ＭＢのいずれかのランダムアクセスメ
モリによって構成される。サーバ１２は、４個までのグ
ローバルメモリカード２６を含む。各グローバルメモリ
カード２６は、システム１０の各プロセッサにおけるメ
モリアクセス待ち時間を低減する方法で、６４０ＭＢ／
秒のデータ帯域幅を提供する。これは、各メモリカード
２６上のグローバルメモリを４個のメモリバンク（Ｂ０
〜Ｂ３）へ区分することによって達成される。各メモリ
バンクは、ブロック読取りサイクル、ページモード読取
りあるいは書込みサイクル、およびランダム読取りある
いは書込みサイクルを独立して行なうことができる。グ
ローバルメモリカード（ＧＭＣ）バス２６ａによって、
各バンク（Ｂ０〜Ｂ３）が独立して動作でき、一方、共
用グローバルバス資源を使用することができる。

【００２９】Ｉ／Ｏプロセッサカード２８は、プロセッ
サカード２２と同様に、プロセッサノード２８ａを有
し、そのうえ、２個のＨＩＰＰＩ受信機２８ｂおよび２
個のＨＩＰＰＩ送信機２８ｃを有する。各ＩＯＰ２８
は、それぞれが１００ＭＢ／秒の転送レートで動作する
ことができる４個のＨＩＰＰＩインターフェースを備え
る。各ＩＯＰ２８は、プロセッサカード２２におけるよ
うな専用のプロセッサノード２８ａを含み、それは、１
６ＭＢのローカルメモリと結合されたマイクロプロセッ
サを有する。２個の受信機チャンネル２８ｂと２個の送
信機チャンネル２８ｃが各ＩＯＰ２８に設けられてい
る。これらのチャンネルは、それぞれが１００Ｍバイト
／秒で伝送するように独立に動作する。ＨＩＰＰＩイン
ターフェースは、高速ディスクアレーをサポートし、Ｈ
ＩＰＰＩが付加されたフレームバッファへリアルタイム
画像を提供し、また、スーパーコンピュータのような外
部デバイスとの高速通信を実現するために、使用され
る。

【００３０】コンソールインターフェース３０が２個の
カードへ区分され、その一つがサーバ１２内にあり、他
の一つがコンソール１４内にある。２個のカード間のリ
ンクによって、ＳＶＳサーバグローバルメモリと、順番
に各プロセッサのローカルメモリとＥＰＢＩＦへのアク
セスを可能とするシリアルバスへのアクセスが可能とな
る。

【００３１】システム１０は、グローバルバス２４へ結
合されたアービタ３６も有し、これは、プロセッサ２
２、メモリ２６、コンソールインターフェース３０、お
よびＩ／Ｏプロセッサ２８間のグローバルバスの要求を
調停するように動作する。

【００３２】グローバルバス２４は、種々の構成要素を
相互接続し、同期転送でもって１２８０ＭＢ／秒転送レ
ートを提供するために、エミッタ結合ロジック（ＥＣ
Ｌ）技術でもって実現される。グローバルバス２４の主
要な信号グループは、３２ビットアドレスバス（ＡＢＵ
Ｓ）２４ａ、２５６ビットデータバス（ＤＢＵＳ）２４
ｂ、および制御バスである。

【００３３】図２および３から分かるように、システム
１０の各構成要素カードは、ＵＢＩＦ３４の一つを含
む。ＵＢＩＦ３４は、グローバルバス２４に対して、共
用で、同期した、非結合のインターフェースを提示し、
また、ＬＰＣバス３２あるいはＧＭＣバス２６ａ上のロ
ーカル調停を提供し、さらに、グローバルバス２４に関
して、ハンドシェーキングおよび再試行順序付けに必要
な全てを実行する。この実施例では、ＵＢＩＦ３４がプ
ロセッサ２２ａのような４個に及ぶローカルマスターデ
バイス、あるいはメモリバンクＢ１〜Ｂ４のような４個
までのスレーブデバイスをサポートするために、双方向
のパイプラインバッファリングを提供する。ＵＢＩＦ３
４は、８ビットおよび２５６ビット間のデータバス幅を
サポートし、また、４０ＭＨｚのバス動作（２５ナノ秒
バスサイクル）を想定した時に、ローカルバス３２およ
びグローバルバス２４間で１２８０Ｍバイト／秒のピー
クデータ転送レートを提供する。

【００３４】図３のブロック図から分かるように、各プ
ロセッサカードが４個に及ぶプロセッサノードを含み、
プロセッサノードのそれぞれがマイクロプロセッサ２２
ａを有する。この実施例では、各プロセッサ２２ａがｉ
８６０タイプのデバイスであり、より具体的には、イン
テル社製のｉ８６０ＸＰ（Ｎ１１）マイクロプロセッサ
デバイスである（ｉ８６０は、インテル社の商標であ
る）。ローカルノードデータバス２３ａ、ローカルノー
ドアドレスバス２３ｂ、およびローカルノード制御バス
２３ｃからなるローカルノードバス２３を通じて、１６
Ｍバイトあるいは３２Ｍバイトの記憶を提供するローカ
ルノードメモリ２２ｂが各マイクロプロセッサ２２ａに
対して結合される。ローカルノードメモリは、ローカル
ノードデータバス２３ａ、従って、プロセッサ２２ａと
の間でのデータ転送レートを最高とするために、インタ
ーリーブされた２個のメモリバンク（バンクＡおよびバ
ンクＢ）に編成される。各プロセッサノードは、この発
明に従って、ＥＰＢＩＦ２２ｃをも含む。これは、ＬＰ
Ｃバス３２へのインターフェースを具体化する。さら
に、各プロセッサノードがシリアルバス（Ｓ）へのイン
ターフェース２２ｄ（図２参照）を含む。ＬＰＣバス３
２が複数のマルチプロセッサノードをＵＢＩＦ３４へ接
続し、また、さらなる共用資源へのアクセスを可能とす
る。

【００３５】図７は、ローカルプロセッサノードにおけ
るローカルプロセッサ２２ａ、ローカルメモリ２２ｂ、
グローバルメモリインターフェース２２ｅ、およびＬＰ
Ｃ３２に対するＥＰＢＩＦ２２ｃの相互接続をより詳細
に示す。図から分かるように、ローカルメモリ２２ｂが
２個のバンク（バンクＡおよびバンクＢ）へ区分され
る。各バンクが８Ｍバイトあるいは１６ＭバイトのＤＲ
ＡＭを含む。各メモリバンクが関連するメモリパリティ
情報を記憶するために、パリティ記憶部をも含む。メモ
リバンクＡが関連するアドレスレジスタ２５ａと関連す
る登録済みデータのトランシーバ２５ｃを有する。同様
に、メモリバンクＢが関連するアドレスレジスタ２５ｂ
と関連する登録済みデータのトランシーバ２５ｄを有す
る。レジスタ２５ａ、２５ｂと登録済みトランシーバ２
５ｃ、２５ｄは、以下に述べるように、ＥＰＢＩＦ２２
ｃの制御５２ａからのローカルメモリ（ＬＭ）制御出力
によって、それぞれ制御され、ローカルメモリ２２ｂを
多重化されたローカルメモリアドレス（ＬＭＡ）バスお
よびローカルノード６４ビットデータバス２３ａへそれ
ぞれインターフェースする。８個のトランシーバからな
る一組が双方向的にローカルノードデータバス２３ａを
２５６ビット読取りバッファ８６と２５６ビット書込み
バッファ８８とへそれぞれ結合する。

【００３６】図４及び５を参照すると、これらの図に
は、拡張プロセッサバッファインターフェース（ＥＰＢ
ＩＦ）２２ｃの好適な実施例が示される。ＥＰＢＩＦ２
２ｃは、関連する計算プロセッサ２２ａあるいはＩ／Ｏ
プロセッサ２８ａのためのインターフェースおよび制御
デバイスとして機能する。ＥＰＢＩＦ２２ｃがトランシ
ーバおよびメモリを除いて、全ての必要なロジックを提
供し、高性能マイクロプロセッサを高性能マルチプロセ
ッサシステムにインターフェースする。以下の記載は、
計算プロセッサ２２ａに主として関するものであるが、
ＥＰＢＩＦ２２ｃは、同様の仕方でＩ／Ｏプロセッサ２
８ａに関しても機能するものである。

【００３７】ＥＰＢＩＦ２２ｃアーキテクチャは、特定
用途向けＩＣ（ＡＳＩＣ）とともに、一組のディスクリ
ートなデータレジスタとして実現される。ＥＰＢＩＦ２
２ｃが下記の機能をＳＶＳ１０内の各プロセッサに対し
て提供する。

【００３８】ローカルメモリ２２ｂインターフェース：
各ＥＰＢＩＦ２２ｃが３２Ｍバイトまでのローカルメ
モリ２２ｂの制御およびアドレス生成を提供する。

【００３９】グローバルメモリ２６インターフェース：
各ＥＰＢＩＦ２２ｃがグローバルメモリ２６の動作を
キャッシュするために、制御信号を外部の２５６ビット
幅の読取りおよび書込みバッファ２２ｅに対して供給す
る。

【００４０】割り込み制御： 各ＥＰＢＩＦ２２ｃが外
部的に生成された８個までの割り込みと、内部的に生成
される８個までの割り込みをサポートする。

【００４１】プロセッサ間割り込み能力： 各ＥＰＢＩ
Ｆ２２ｃがプロセッサ間割り込みメカニズムを提供し、
それによって、システム内でプロセッサが他のプロセッ
サ（あるいはプロセッサグループ）を中断させることが
できる。

【００４２】ダイレクトメモリアクセス（ＤＭＡ）機
能： 各ＥＰＢＩＦ２２ｃがダイレクトメモリアクセス
を使用して、グローバルメモリ２６および関連するロー
カルメモリ２２ｂの間で高速にデータを転送する手段を
提供する。

【００４３】その他の機能： 各ＥＰＢＩＦ２２ｃに
は、後述するように、制御および状態レジスタ（ＣＳ
Ｒ）、２個のプログラム可能なタイマー／カウンタ、関
連するプロセッサ２２ａあるいは２８ａをリセットする
ためのロジック、および他の機能が組み込まれている。

【００４４】シリアル診断バスインターフェース： 各
ＥＰＢＩＦ２２ｃは、上述の米国特許出願第７３３，７
６７号（１９９１年７月２２日出願、「マルチプロセッ
サシステムのためのシリアル診断インターフェース」、
ガルシア他）に述べられているように、シリアル診断バ
スと提携して動作する回路を含む。

【００４５】ＥＰＢＩＦ２２ｃが複数のクロックで動作
され、独立な状態マシーンを含み、これは、制御／状態
レジスタ（ＣＳＲ）状態マシーン５０、ローカルメモリ
状態マシーン５２、およびグローバルメモリ状態マシー
ン５４を含む。これらの３個の状態マシーンが付加プロ
セッサ２２ａあるいは２８ａの制御およびあるいは信号
ラインと接続された入力を有する。また、グローバルメ
モリ状態マシーン５４がＤＭＡコントローラ５６とプロ
セッサ間通信（ＩＰＣ）レジスタ５８からの入力を受け
取る。ローカルメモリ状態マシーン５２は、そこへのア
クセスを制御するために、インターフェース５２ａを介
してローカルメモリ２２ｂへ結合されるローカルメモリ
アドレスおよび制御信号ラインを発生する。グローバル
メモリ状態マシーン５４がＬＰＣ制御５４ａ、ＬＰＣバ
ス５４ｂおよびＬＰＣトランシーバ制御５４ｃのインタ
ーフェースを介して、ローカルプロセッサバス３２、Ｕ
ＢＩＦ３４へ、従って、グローバルバス２４へ結合され
る、グローバルメモリアドレスおよび制御信号ラインを
発生する。グローバルメモリ状態マシーン５４は、ロー
カルプロセッサ２２ａあるいは２８ａに応答して、また
はＤＭＡコントローラ５６あるいはＩＰＣレジスタ５８
の動作に応答して、グローバルメモリアドレスおよび制
御信号を発生する。

【００４６】図６のブロック図は、リセット状態マシー
ン７４およびＬＥＤ状態マシーン７６を含むいくつかの
他の状態マシーンも示す。シリアル診断コントローラ７
０がシリアル状態マシーン７０ａ、アドレスレジスタ７
０ｂおよびデータレジスタ７０ｃを含むようになされ、
これらは、互いに直列に接続され、システム１０内のＥ
ＰＢＩＦのそれぞれを通り抜けるシステム出力信号ライ
ンと接続された出力を有する。

【００４７】リセット状態マシーン７４は、ＥＰＢＩＦ
内の全てのレジスタが例えば電源オンの後に正しく初期
化されるまで、プロセッサ２２ａをリセットに保持する
ことを確実にする。これらのレジスタは、システムコン
ソール（ホスト１４）からシステム診断インターフェー
スバスを介して初期的にロードされる。

【００４８】ＤＭＡコントローラ５６は、ソースアドレ
スレジスタ５６ａ、宛先アドレスレジスタ５６ｂ、およ
び長さ／ブロックサイズレジスタ５６ｃを含む。これら
のレジスタは、ＤＭＡ動作を制御するために、付加プロ
セッサによってロードされる。ソースアドレスレジスタ
５６ａは、データが読取られるべきメモリアドレスが初
期的にロードされる。宛先アドレスレジスタ５６ｂは、
データが記憶されるべきアドレスが初期的にロードされ
る。長さ／ブロックサイズレジスタ５６ｃには、ＤＭＡ
動作中に転送されるデータユニット数を表す値が初期的
にロードされる。

【００４９】ＣＳＲ ＳＭ５０は、より詳細にその動作
を後述する制御状態レジスタ（ＣＳＲ）６２、タイマー
／カウンタレジスタ６０ａ、および１ブロックの割込み
関連レジスタを含む。これは、割込みレジスタ６４ａ、
割込みマスクレジスタ６４ｂ、クリア割込みレジスタ６
４ｃ、およびメモリ障害アドレスレジスタ（ＭＦＡＲ）
６４ｄを含む。リフレッシュレジスタ６６がローカルメ
モリ２２ｂ（ＤＲＡＭ）のためのリフレッシュタイミン
グパラメータを制御するために設けられている。

【００５０】上述のレジスタは、ローカルプロセッサ２
２ａに対して、データマルチプレクサ７２を介して双方
向に結合され、その結果、ローカルプロセッサ２２ａが
これらのレジスタ内の状態を記憶することができ、ま
た、これらのレジスタからの情報を読取ることができ
る。

【００５１】ＥＰＢＩＦ２２ｃをより詳細に説明するの
に先立って、図４および５に示されるインターフェース
信号ピンの機能をまず説明する。各信号名は、入力（−
−Ｉ）、出力（−−Ｏ）あるいは双方向信号（−−−Ｉ
／Ｏ）として定義される。信号名は、図５では、左上か
ら下に読まれ、そして、右下から上に読まれる順序でも
って現れる。

【００５２】以下の信号は、ｉ８６０ＸＰプロセッサ２
２ａに対して特有のものであり、ＥＰＢＩＦ２２ｃのプ
ロセッサ制御ロジックブロック２７によって、駆動およ
び受信される。これらの信号のタイミングおよび他の特
性に関してのさらなる詳細は、ｉ８６０プロセッサファ
ミリー用の仕様中に見出すことができる。

【００５３】＋ＲＥＳＥＴ ｉ８６０ −−Ｏ。 プロ
セッサ２２ａ用のリセットピン；リセット状態マシーン
７４により駆動され、ハイ（＋）でアクティブである。

【００５４】＋ＩＮＴ ＣＳ８ −−Ｏ。 これは、プ
ロセッサ２２ａに対する単一の割込み入力であり、プロ
セッサ２２ａの初期化時に８ビットおよび６４ビットモ
ードを選択するのにも役立つ。

【００５５】−ＡＤＳ −−Ｉ。 この信号は、プロセ
ッサ２２ａのメモリサイクルの開始を示し、ロー（−）
でアクティブである。

【００５６】Ｗ／Ｒ −−Ｉ。 プロセッサ２２ａの読
取り（−）／書込み（＋）信号ラインである。

【００５７】−ＰＥＮ −−Ｏ。 プロセッサ２２ａの
パリティイネーブルピンであり、読取り時にアクティブ
の時に、プロセッサ２２ａが読取りデータパリティを正
しいかどうか検査する。

【００５８】−ＮＥＮＥ −−Ｉ。 プロセッサ２２ａ
のネクスト／ニアピンである。これは、現在のメモリ動
作が以前のメモリ動作と同一のメモリページである時に
アクティブである。

【００５９】−ＫＥＮ −−Ｏ。 プロセッサ２２ａに
対して現在戻された読取しがキャッシュ可能かどうかを
指示する。

【００６０】＋ＰＣＤ −−Ｉ。 プロセッサ２２ａか
らのページキャッシュのディスエーブルラインである。
この信号ラインが現在のメモリアクセスについてのキャ
ッシュ情報を提供する。

【００６１】＋ＰＷＴ −−Ｉ。 プロセッサ２２ａか
らのページライトスルーラインである。この信号ライン
は、現在のアクセスについてのキャッシュ情報も提供す
る。

【００６２】ＬＯＣＫ −−Ｉ。 プロセッサ２２ａの
ロックピンである。ローがロックされたメモリサイクル
を指示する。

【００６３】−ＮＡ−−Ｏ。 プロセッサ２２ａがその
バス上に他のメモリ要求を駆動することを指示する（た
とえ、以前のメモリ要求が完了していないとしても）。
これは、プロセッサの性能を利用して、未解決の３個の
要求をパイプライン処理する。

【００６４】−ＲＥＡＤＹ−−Ｏ。 プロセッサ２２ａ
に対して、書込みの完了（あるいはポスティング）、ま
たは戻された読取りデータがバス上で有効であることを
指示する。これは、ＥＰＢＩＦ２２ｃからプロセッサ２
２ａへの出力である。

【００６５】＋ＬＥＮ −−Ｉ。 プロセッサ２２ａか
らの長さ入力である。このラインのアクティブは、プロ
セッサ２２ａからの１２８ビットのバーストサイクルを
指示する。

【００６６】−ＣＡＣＨＥ −−Ｉ。 プロセッサ２２
ａからのキャッシュ入力である。このラインのアクティ
ブは、プロセッサ２２ａからの２５６ビットのバースト
サイクルを指示する（ＬＥＮアクティブを無効にす
る）。

【００６７】＋ＰＣＹＣ −−Ｉ。 この信号ライン
は、プロセッサ２２ａがページテーブル動作を行ってい
ることを指示する。

【００６８】＋ＨＯＬＤ −−Ｏ。 プロセッサ２２ａ
保持信号ラインであり、その代入によって、プロセッサ
２２ａがそのＩ／Ｏピンを高インピーダンス状態とす
る。

【００６９】＋ＨＬＤＡ −−Ｉ。 プロセッサ２２ａ
保持アクノリッジ信号ラインであり、それがアクティブ
なことは、プロセッサ２２ａが停止されることを示す。

【００７０】＋ＡＤＤＲ（２８：０） −−Ｉ。 プロ
セッサ２２ａからの２９個のアドレス信号ラインであ
る。

【００７１】−ＢＥ（７：０） −−Ｉ／Ｏ。 ８個の
プロセッサ２２ａバイトイネーブルであり、それらは、
プロセッサ書込みサイクル期間にアクティブである。こ
れらは、シリアルバスがＬＰＣバスへ書込むことを可能
とするためのＩ／Ｏである。

【００７２】ＤＡＴＡ（６３：０） −−−Ｉ／Ｏ。
６４ビットのプロセッサ２２ａデータバスである。

【００７３】ＤＰ（７：０） −−Ｉ／Ｏ。 プロセッ
サ２２ａデータパリティバスである。

【００７４】以下の信号は、構成ロジック２９に対する
全ての入力であり、以下に述べるように、ＣＳＲ６２の
状態が良く反映され、従ってプロセッサ２２ａによって
読取ることが可能である。

【００７５】＋ＨＷＩＤ（７：０） −−Ｉ。 ８ビッ
トハードウエアプロセッサノードＩＤであり、これは、
ローカルプロセッサＩＤ（ＬＯＣ ＰＲＯＣＩＤ）、ス
ロットＩＤ（ＳＬＯＴＩＤ）、およびユニットＩＤ（Ｕ
ＮＩＴＩＤ）の信号からなる。

【００７６】＋ＨＷＲＥＶ（３：０） −−Ｉ。 プロ
セッサカード２２のハードウエア改訂レベルを指示す
る。

【００７７】＋ＭＳＩＺＥ −−Ｉ。 ローカルメモリ
コントローラ５２ａに対してローカルメモリ２２ｂの大
きさ（１６あるいは３２Ｍバイト）を指示する。この入
力は、ローカルメモリ２２ｂを駆動するために、多数の
行アドレスストローブ（ＲＡＳ）ラインを選択するのに
使用される。

【００７８】以下の信号は、ＬＥＤ状態マシーンに対し
て接続される。

【００７９】−ＷＲ ＬＥＤ−−Ｏ。 ＥＰＢＩＦ２２
ｃのこの出力が外部シリアルＬＥＤレジスタの出力を外
部ＬＥＤディスプレー（図１５に示される）へ書込む
（その立ち上がりエッジで）。

【００８０】＋ＬＥＤ Ｄ−−Ｏ。 外部ＬＥＤシフト
レジスタ（図１５に示される）に対するシリアル出力デ
ータである。

【００８１】−ＣＫ ＬＥＤ ＳＲ−−Ｏ。 ＬＥＤ出
力データをＬＥＤシフトレジスタへ入れるためのクロッ
クである。

【００８２】下記の４個の信号は、雑機能ロジックブロ
ック３１に結合される。

【００８３】＋ＣＬＯＣＫ −−Ｉ。 ＥＰＢＩＦ２２
ｃに対する１相のクロック入力である。

【００８４】−ＩＮＴ（７：０） −−Ｉ。 ＥＰＢＩ
Ｆ２２ｃに対する外部割込みである。

【００８５】＋ＴＲＩＧＧＥＲ −−Ｏ。 トリガー出
力ピンである。

【００８６】−ＲＥＳＥＴ −−Ｉ。 ＬＰＣバスから
ＥＰＢＩＦ２２ｃへのリセット入力である。

【００８７】以下の２個の信号は、シリアル連鎖インタ
ーフェース（レジスタ７０ｂおよび７０ｃ）とシリアル
ＳＭ７０ａに結合される。

【００８８】＋Ｓ ＩＮ−−Ｉ。 シリアル診断バス入
力である。

【００８９】＋ＳＯＵＴ −−Ｏ。 シリアル診断バス
出力である。

【００９０】下記の信号ラインは、全て種々のＥＰＢＩ
Ｆ２２ｃの生産およびテスト動作のために予約されてい
る。

【００９１】＋ＳＣＡＮ −−Ｉ、−ＴＥ −−Ｉ、−
ＴＮ −−Ｉ、＋ＰＬＬ ＴＣＯ−−Ｏ、＋ＲＥＳＥＴ
ＤＩＳ−−Ｉ、−ＩＧＮ ＰＡＲＩＴＹ −−Ｉ、＋
ＰＬＬ ＴＤ −−Ｉ、＋ＰＯ−−Ｏ、および＋ＳＣＡ
Ｎ −−Ｏ。

【００９２】状態ロジックブロック３３は、次の２個の
信号を出力する。

【００９３】＋ＢＡＤ ＰＡＲＩＴＹ −−Ｏ。 状態
ブロック８２からの標識であり、これは、シリアル連鎖
状態マシーン８０が不良パリティを有するシリアルデー
タパケットを受信したことを指示する。

【００９４】＋ＧＯＯＤ ＰＡＲＩＴＹ −−Ｏ。 シ
リアル連鎖状態マシーン８０が正しいパリティを有する
シリアルデータパケットを受信したことを指示する。

【００９５】下記の信号は、オンチップされた位相ロッ
クループ３５により使用される。

【００９６】＋ＡＮＡＬＯＧ ＶＤＤ −−Ｉ、＋ＡＮ
ＡＬＯＧ ＶＳＳ −−Ｉ、＋ＡＮＡＬＯＧ ＧＮＤ
−−Ｉ、＋ＬＰ２ −−Ｏ、および＋ＬＰ１ −−Ｏ。

【００９７】以下の３個の信号がグローバルバス２４の
アクティビィティーをモニタするために、スヌープバス
ロジックブロック５４ｄへ結合される。

【００９８】＋ＧＢ ＡＣＹＣＬＥ −−Ｉ。 ＧＢ２
４上に有効なアドレスサイクルが存在することを指示す
る。この信号は、コンパレータ９４（図６）によるスヌ
ープアドレス一致を修飾するために使用される。

【００９９】＋ＧＢ Ｒ／Ｗ −−Ｉ。 ＧＢ２４の書
込み／読取しラインであり、アドレススヌーピングのた
めに使用される。

【０１００】＋ＧＢ Ａ（２６：０） −−Ｉ。 ＧＢ
２４スヌープアドレスであり、ＧＢ２４上の２７最下位
アドレスビット（２５６ビットワードのアドレスから）
から形成される。

【０１０１】下記の６個の信号ラインがトランシーバ２
２ｇおよびレジスタ８６、８８および８８ａを制御する
ために、ＬＰＣトランシーバ制御５４ｃに対して全て結
合される。

【０１０２】−ＵＮＳＥＴ Ｗ ＡＣＴ −−Ｏ。 ア
ンセット書込みバッファアクティブ。この信号は、ＬＰ
Ｃバス書込みの後で、ＬＰＣバスバイトイネーブル（レ
ジスタ８８ａ）をリセットするのに使用される。

【０１０３】＋ＴＲＡＮＳ ＤＩＲ −−Ｏ。 ＬＰＣ
バス３２データパスバッファへのプロセッサ２２ａのた
めの指示ラインである。

【０１０４】−ＥＮＢ Ｌ２Ｎ（３：０） −−Ｏ。
プロセッサ２２ａに対して４個の６４ビットＬＰＣ読取
りバッファ８６の一つをイネーブルにする。

【０１０５】−ＣＬＫ Ｌ２Ｎ −−Ｏ。 ＬＰＣバス
から読取りデータバッファ８６へ２５６ビットのデータ
をクロックするためのクロックイネーブル。

【０１０６】−ＥＮＢ Ｎ２Ｌ −−Ｏ。 書込みバッ
ファ８８からＬＰＣバス３２への２５６ビットのデータ
のイネーブル。

【０１０７】−ＣＬＫ Ｌ２Ｎ（３：０） −−Ｏ。
プロセッサ２２ａデータバスから４個の書込データバッ
ファ８８の一つへデータをクロックするためのクロック
イネーブル。

【０１０８】次の信号ラインがＬＰＣバスインターフェ
ース５４ｂあるいはＬＰＣ制御インターフェース５４ａ
に結合される。

【０１０９】＋ＧＢ ＰＥＲＲ −−Ｉ。 ＧＢ２４に
戻された不良パリティの報告。

【０１１０】＋ＬＰＣ ＥＲＲＴＹＰＥ −−Ｉ。 グ
ローバルメモリ２６から戻されたＥＣＣ状態。０が１ビ
ットエラーの訂正を指示し、一方、１が訂正不可能な２
ビットエラーを指示する。

【０１１１】＋ＬＰＣ ＥＣＣＥＲＲ −−Ｉ。 グロ
ーバルメモリ２６のデータ戻りパスのエラーを指示す
る。

【０１１２】＋ＬＰＣ ＭＩＤ（１：０） −−Ｉ。
メモリ戻りＩＤフィールドであり、データ戻りのための
宛先識別子を識別する。

【０１１３】＋ＬＰＣ ＬＥＮ（３：０） −−Ｏ。
ＬＰＣバス３２の長さフィールドである。通常、グロー
バルメモリ２６の読取り時にローに駆動されるが、ＩＰ
Ｃ割込みサイクルを出力する時には、実値を有する。

【０１１４】＋ＬＰＣ Ａ（３１：０） −−Ｏ。 Ｌ
ＰＣバス３２のアドレスビットである。

【０１１５】＋ＬＰＣ ＬＯＣＫ −−Ｏ。 ＬＰＣバ
ス３２ロックラインであり、ハイがロックされたサイク
ルを指示する。

【０１１６】＋ＬＰＣ ＡＴＹＰＥ −−Ｏ。 ＬＰＣ
バス３２アドレスタイプであり、ハイが通常サイクルを
指示し、ローがＩＰＣ割込みサイクルを指示する。

【０１１７】＋ＬＰＣ ＲＭＷ −−Ｏ。 書込みサイ
クル時に全ての３２バイトイネーブルがアクティブ（読
取−変更−書込みサイクル）かどうかを指示する。

【０１１８】＋ＬＰＣ ＮＯＣＡＣＨＥ −−Ｉ。 Ｌ
ＰＣバス３２上で戻されているデータがキャッシュ可能
でないことをＥＰＢＩＦ２２ｃに対して指示する。

【０１１９】＋ＬＰＣ Ｒ／Ｗ −−Ｏ。 ＬＰＣバス
３２読取り／書込みラインであり、ローが書込みサイク
ルが指示する。

【０１２０】＋ＬＰＣ ＮＡＫ −−Ｉ。 ＬＰＣバス
３２非アクノリッジピン。

【０１２１】＋ＬＰＣ ＡＣＫ −−Ｉ。 ＬＰＣバス
３２アクノリッジピン。

【０１２２】＋ＬＰＣ Ｌ／Ｇ −−Ｏ。 現在のＬＰ
ＣバスサイクルがＵＢＩＦ３４（ロー）あるいはローカ
ルメモリ２２ｂ（ハイ）の何れのためのものかどうかを
指示する。この信号ラインは、ＥＰＢＩＦ２２ｃによっ
て代入される。

【０１２３】＋ＬＰＣ ＲＥＡＤＹ −−Ｏ。 ＬＰＣ
バスレディラインであり、ＥＰＢＩＦ２２ｃがデータを
受諾可能なことを指示する。

【０１２４】＋ＬＰＣ ＤＣＹＣＬＥ −−Ｉ。 ＬＰ
Ｃバス３２上にＵＢＩＦ３４から戻されている有効なデ
ータが存在することを指示する。このラインは、未解決
のグローバルメモリ２６読取り要求が存在している時に
ＥＰＢＩＦ２２ｃによってスヌープされる。

【０１２５】＋ＬＰＣ ＰＧＮＴ−−Ｉ。 ＬＰＣバス
３２許可ライン。

【０１２６】＋ＬＰＣ ＲＲＥＱ−−Ｏ。 ＬＰＣバス
３２読取り要求。

【０１２７】＋ＬＰＣ ＷＲＥＱ−−Ｏ。 ＬＰＣバス
３２書込み要求。

【０１２８】次の信号ラインは、全てローカルメモリ２
２ｂインターフェース５２ａに対して結合される。

【０１２９】−ＣＫ ＡＤＲ（１：０） −−Ｏ。 ク
ロックローカルメモリアドレス。これらの信号は、ロー
カルメモリ２２ｂ外部アドレスレジスタ２５ａおよび２
５ｂのためのクロックイネーブルである。

【０１３０】−ＥＮＢ ＲＤＡＴＡ（１：０） −−
Ｏ。 ローカルメモリ読取りバッファ２５ｃおよび２５
ｄからプロセッサ２２ａデータバス２３ａへの各メモリ
バンク毎に６４ビットデータのイネーブルである。

【０１３１】−ＥＮＢ ＷＤＡＴＡ −−Ｏ。 ローカ
ルメモリ書込みバッファ２５ｃおよび２５ｄからローカ
ルメモリ２２ｂへの６４ビットデータのイネーブルであ
る。

【０１３２】−ＣＬＫ ＲＤＡＴＡ（１：０） −−
Ｏ。 ローカルメモリ３２からの６４ビットデータをロ
ーカルメモリ読取りバッファ２５ｃおよび２５ｄへ各メ
モリバンク毎にラッチするためのクロックイネーブルで
ある。

【０１３３】−ＣＬＫ ＷＤＡＴＡ（１：０） −−
Ｏ。 プロセッサ２２ａデータバスからの６４ビットデ
ータをローカルメモリ書込みバッファ２５ｃおよび２５
ｄへ各メモリバンク毎にラッチするためのクロックイネ
ーブルである。

【０１３４】−ＷＥＰＡＲ −−Ｏ。 パリティメモリ
書込みイネーブルラインであり、これは、８個のローカ
ルメモリ書込みイネーブル（ＷＥ（7 ：０））の何れか
がアクティブならば、アクティブである。

【０１３５】−−ＯＥＸ −−Ｏ。 ローカルメモリ出
力イネーブルライン（読取りのため）。

【０１３６】−ＣＳＸ（１：０） −−Ｏ。 バンク毎
に１個で、２個のローカルメモリ２２ｂチップ選択（Ｃ
ＡＳ）ラインである。

【０１３７】−ＲＡＳ（１：０） −−Ｏ。 ローカル
メモリ２２ｂのための２個のＲＡＳラインである。一つ
がメモリの各１６Ｍバイトバンクをイネーブルするため
に使用される。駆動されるＲＡＳライン数は、ＭＥＭＳ
ＩＺＥ入力（上述した）の状態に依存する。

【０１３８】−ＷＥ（７：０） −−Ｏ。 バイト毎に
１個で、８個のローカルメモリ書込みイネーブルであ
る。

【０１３９】＋ＬＭＡｄｄｒ（９：０） −−Ｏ。 １
０ローカルメモリ２２ｂ多重化されたアドレスビットで
あり、アドレスレジスタ２５ａおよび２５ｂによってラ
ッチされる。

【０１４０】ＥＰＢＩＦ２２ｃの外部インターフェース
を詳細に述べたが、以下にＥＰＢＩＦ２２ｃの主たる機
能をより詳細に説明する。

【０１４１】ローカルメモリ ローカルメモリインターフェース５２ａが行および列ア
ドレスの多重化と、３２Ｍバイトに及ぶローカルメモリ
２２ｂに対するインターフェースのために必要な制御信
号を提供する。さらに、読取られあるいは書込まれるべ
き４個までの６４ビットデータワードをプロセッサ２２
ａからの単一アドレスが要求する、プロセッサ２２ａバ
ーストモードをＥＰＢＩＦ２２ｂがサポートする。この
機能をサポートするために、アドレスカウンタ５２ｂが
そのバーストの次の３ワード（長さ２のバーストもサポ
ートされる）ために開始アドレスに基づいて正しいメモ
リアドレスを自動的に生成する。ローカルメモリ２２ｂ
の２個の完全に独立なインターリーブされたバンクがサ
ポートされる。その結果として、バーストモードにおい
てデータがクロックサイクル（２０ｎｓ）毎に読取ら
れ、書込まれることができる。上述したように、各メモ
リバンクが関連アドレスおよびデータレジスタ（２５）
と、独自の制御ラインとを有している。

【０１４２】ローカルメモリ２２ｂインターフェース５
２ａがアドレスマルチプレクサ８２を含み、これは、行
および列アドレスの多重化、およびローカルメモリ状態
マシーンの両者を提供し、ローカルメモリ状態マシーン
が３２Ｍバイトまでのローカルメモリ２２ｂに対するイ
ンターフェースのために必要な制御信号を生成する。こ
のケイパビリティは、このＥＰＢＩＦ２２ｃの特定の実
現が生成する多重化されたアドレスライン（１０）の数
に基づいている。他の実施例によれば、３２Ｍバイトよ
り大きいか、またはより小さいローカルメモリに対する
アクセスが可能である。

【０１４３】ＥＰＢＩＦ２２ｃは、また、ローカルメモ
リ２２ｂに関するプログラム可能なリフレッシュレート
を提供する。リフレッシュレジスタ６６は、システムク
ロックを分周したものによって書込まれる。結果分周ク
ロックが周期的にリフレッシュサイクルを発生するのに
使用される。リフレッシュ要求は、現在実行されている
メモリサイクルが完了するまで、待ち行列に入れられ
る。そして保留リフレッシュ要求は、プロセッサ２２ａ
によって要求される新たなサイクルよりも優先権を有し
ている。若し、プロセッサ２２ａがメモリ内の他の領域
（グローバルメモリ２６のような）をアクセスしている
ならば、ローカルメモリ２２ｂリフレッシュが支障され
ないで生じる。

【０１４４】グローバルメモリインターフェース プロセッサ２２ａは、内部の８ＫＢデータキャッシュお
よび４ＫＢ命令キャッシュを含み、これらは、２５６ビ
ット幅のキャッシュラインおよび６４ビット幅の外部デ
ータバスを有する。プロセッサ２２ａデータバス２３ａ
の幅がＤＢＵＳ２４ｂのものより少ない１／４であるに
もかかわらず、内部のキャッシュラインの幅は、グロー
バルデータバス（ＤＢＵＳ２４ｂ）の幅と一致する。２
個の外部の２５６ビットレジスタ８６および８８がデー
タバス幅の整合を提供し、また、プロセッサ２２ａのた
めに、外部の１ラインの同等の２個のキャッシュを提供
する。

【０１４５】プロセッサ２２ａがグローバルメモリ２６
ロケーションへの読取りを発行する時に、ＥＰＢＩＦ２
２ｃにおいて、アドレス復号ブロック８４によって、ア
ドレスが復号され、ＵＢＩＦ３４（これはグローバルバ
ス２４を制御する）に対して、関連する要求が与えられ
る。ＵＢＩＦ３４によってバスサイクルが許可される
と、ＥＰＢＩＦ２２ｃが必要な制御ラインと共に、ＬＰ
Ｃバス３２上にアドレスを駆動する。そして、ＥＰＢＩ
Ｆ２２ｃがローカルバス３２を「スヌープ」し、グロー
バルメモリ２６にデータが戻されるのを待つ。読取り要
求を作成したプロセッサと関連し、ローカルバス３２上
のデータ有効ラインと共に、独自のプロセッサＩＤフィ
ールドがデータ戻り条件を規定する。グローバルメモリ
２６から識別されたプロセッサへデータが戻される時
に、ＥＰＢＩＦ２２ｃが制御信号を発生し、戻りデータ
が外部読取りバッファ８６中へラッチされ、そして、ロ
ーカルノードデータバス２３ａを介して識別されたプロ
セッサ２２ａへ適切なワード（６４ビット）が戻され
る。若し、プロセッサ２２ａが第１の読取りの後に、や
はり２５６ビット読取りバッファ８６内へキャッシュさ
れる、６４ビットワードの他の要求が付け加えられる
に、第２の６４ビットワードが最小の待ち時間で、ま
た、共用バス（ＬＰＣ３２およびＧＢ２４）のいずれか
のバス帯域幅をなんら利用することなく、読取りバッフ
ァ８６からプロセッサ２２ａに対して戻される。

【０１４６】グローバルメモリ状態マシーン５４は、連
続するワードがプロセッサ２２ａに対してロードされ
る、キャッシュの再ロードをサポートするために、最適
化される。第１のグローバルメモリ２６読取りのための
初期的な待ち時間の後に、全ての連続するワードが２バ
スサイクルで戻される。ＥＰＢＩＦ２２ｃにおいて、レ
ジスタ９０ａおよび９０ｂ、コンパレータ９２ａ、９２
ｂ、９２ｃおよび９４によって、種々のアドレス比較機
能がなされる。レジスタ９０ａおよび９０ｂは、現在、
外部バッファ２２ｅに格納されているワードのアドレス
のレコードを保持する。若し、バッファ８６からの順不
同読取りが要求されると（すなわち、最下位６４ビット
の後に最上位６４ビットが続く）、送受反転のために付
加的サイクルが与えられ、その読取りが完了するのに３
サイクルが必要である。グローバルメモリ２６の書込み
タイミング図（図８）および読取りタイミング図（図
９）が参照される。

【０１４７】若し、プロセッサ２２ａが現在キャッシュ
されていないワードを要求するならば、または現在キャ
ッシュされているワードがグローバルバス２４へ書込ま
れることが検出されるならば、読取りバッファ８６の内
容は、無効とされる。ＥＰＢＩＦ２２ｃがグローバルバ
ス２４についての全てのバスサイクルをスヌープし、関
連する読取りバッファ８６内で現在キャッシュされるグ
ローバルメモリ２６中のロケーションに対して書込みが
発生するかどうかが決定される。このスヌープ機能は、
コンパレータ９４によって達成される。さらに、読取り
バッファ８６の無効を生じさせるいくつかの条件があ
る。一例として、ＬＯＣＫがアクティブのプロセッサ２
２ａからの読取りは、読取りバッファ８６の現在の内容
を無効にし、また、データがＧＭ２６から代わりにフェ
ッチされる。ローカルバス３２上の他の信号ライン（Ｌ
ＰＣ ＮＯＣＡＣＨＥ）によって、外部デバイスがキャ
ッシュ可能でないデータを戻されていることを合図す
る。然も、若し、プロセッサ２２ａが読取りのために現
在キャッシュされたのと同じアドレスを書込むならば、
読取りバッファ８６が無効にされる。さらに、フェール
セーフメカニズムとして、グローバルメカニズム２６か
ら読取りバッファ８６が再ロードされることなく、同一
のキャッシュされたデータの２５６の読取りの後に、Ｅ
ＰＢＩＦ２２ｃによって自動的に読取りバッファ８６が
無効にされる。この機能は、ＣＳＲ６２内の１ビットに
よって制御される。これらの機能の結合によって、読取
りバッファ８６内に蓄えられたデータがグローバルメカ
ニズム２６内に蓄えられたコピーと矛盾なく残ることが
保証される。

【０１４８】若し、データがグローバルメモリ２６から
ＥＣＣ（エラー検出および訂正）エラー条件セットと共
に戻され、データが読取られた時にグローバルメモリ２
６がＥＣＣエラーを検出したことが指示されるならば、
データが読取りバッファ８６にキャッシュされないで、
プロセッサ２２ａへ戻され、プロセッサ２２ａに対する
割込みがＥＰＢＩＦ２２Ｃによって発生される。

【０１４９】書込バッファ８８は、同様に動作する。プ
ロセッサ２２ａかグローバルメモリ２６ロケーションへ
ワードを書込む時に、それは、書込みバッファ８８へキ
ャッシュされる。同一の２５６ビット内におけるさらな
る書込みは、書込みバッファ８８中に蓄えられる。書込
みバッファ８８の回路は、プロセッサ２２ａバイトイネ
ーブルを蓄えるために３２ビットレジスタを含み、ま
た、これらのバッファされた書込みイネーブルを適切に
更新する。若し、書込みバッファ８８内に現在キャッシ
ュされていないロケーションへプロセッサ２２ａが書込
むならば、書込みバッファ８８の内容がグローバルメモ
リ２６外へフラッシュされ、ＥＰＢＩＦ２２ｃが適切な
制御信号を発生し、書込みバッファ８８内で旧いものが
新たに書込まれたワードで置き換えられる。さらに、ソ
フトウェア制御可能なモードによって、関連するプロセ
ッサ２２ａによって全ての３２バイトが書込まれた後
に、書込みバッファ８８がグローバルメモリ２６へ書き
出される。

【０１５０】書込みバッファ８８も、若し、プロセッサ
２２ａがグローバルメモリ２６に対するロックされた書
込みを発行するならば、フラッシュされる。ロックされ
た書込みは、プロセッサ２２ａが実行する書込みサイク
ルの特殊なタイプである。ロックされたメモリサイクル
の間では、ロックを開始したプロセッサのみがロックさ
れたデータを変更することができる。このことは、多数
のプロセッサが同一のデータを共用しようとするマルチ
プロセッサシステムにおける首尾一貫性を保証する。そ
のサイクルの間、特定の出力ピン（ＬＯＣＫ）をイネー
ブルすることによって、ロックされたサイクルをプロセ
ッサ２２ａが指示される。若し、ロックされた書込みが
グローバルメモリ２６に対して要求されると、この条件
は、順序を保持するように、書込みバッファ８８の現在
の内容を最初にフラッシュし、そして、ロックされたワ
ードをバッファすることなく書込む。この動作は、前述
したロックされた読取りと似ている。然も、前述したよ
うに、書込みバッファ８８に現在バッファされているグ
ローバルメモリ２６アドレスの読取りによって、読取り
要求が発行される前に、書込みバッファ８８がフラッシ
ュされる。このことは、若し、グローバルメモリ２６内
に含まれるものよりも、書込みバッファ８８内のデータ
のコピーがより新しければ、最新のバージョンが要求プ
ロセッサに対して戻されることを保証する。

【０１５１】この発明の特徴である、ロックされたメモ
リサイクルを行なうためのアトミックフェッチおよび加
算と称される拡張について以下に説明しよう。

【０１５２】ＥＰＢＩＦ２２ｃは、全ての共用バスアク
セスのためにタイムアウトメカニズムも実現する。さら
に、３２ビットローカルバスアドレスが２５６ビットデ
ータアドレスに対応するので、ＥＰＢＩＦ１２２ｃ内の
セグメントレジスタ９０ｃを通じて最上位の５アドレス
ビットがプログラム可能であり、１２８Ｇバイトのグロ
ーバルメモリ２６がアドレス指定可能である。

【０１５３】ＥＰＢＩＦ２２ｃは、それによってＥＰＢ
ＩＦ内の単一のレジスタ（ＦＬＵＳＨ ５０ｂ）を書込
むことによって、ソフトウェア制御の下で明示的に書込
みバッファがフラッシュされうる機能も含む。同様にし
て、第２のレジスタ（ＩＮＶＡＬ ５０ｃ）を書込むこ
とによって、読取りバッファが明示的に無効とされる。

【０１５４】要約すると、上述のように、共にＣＳＲ６
２中のビットによって、選択的にイネーブルあるいはデ
ィスエーブルされる、２５６ビットの読取りバッファ８
６と２５６ビットの書込みバッファ８８を設けているこ
とにより、ＧＭ２６に対するデータ経路性能が改良され
る。バッファ８６および８８は、プロセッサ２２ａおよ
びＬＰＣバス３２間のバス幅の整合を提供し、然も、書
込みとパイプライン読取り時の増大したスループットの
ためのポスティングケイパビリティも提供する。読取り
の場合では、読取りバッファ８６の内容が次の状況の下
で無効とされる。すなわち、（ａ）ＧＢ２４の現在の読
取りアドレスに対する書込み（スヌープ一致）、（ｂ）
現在の読取りアドレスに対するＧＭ２６書込み要求、
（ｃ）現在の読取りアドレスと異なるアドレスに対する
読取り、（ｄ）揮発性読取り（ＬＰＣバス３２の＋ＮＯ
ＣＡＣＨＥにより指示される）、（ｅ）ＰＣＤビットが
セットされた（また、ＣＳＲ６２でイネーブルされ）、
プロセッサ２２ａからの読取り、（ｆ）同一の３２バイ
トアドレスからの２５６読取りの後のオートフラッシュ
である。なお、上述したように、ＩＮＶＡＬレジスタ５
０ｃへの書込みによって明白に読取りバッファ８６が無
効とされる。

【０１５５】完了するのに失敗した（例えばタイムアウ
ト）読取り要求の結果としては、または不良データ（例
えばＧＭ２６パリティあるいはＥＣＣエラー）を戻す読
取り要求の結果としては、読取りバッファ８６がセット
されない。

【０１５６】書込みバッファ８８の内容が幾つかの条件
の一つの下で、ＧＭ２６へフラッシュされる。この条件
は、（ａ）ＣＳＲ６２モードビットにより指示される条
件が遭遇されるとき、（ｂ）ロックされた書込み要求の
性能、すなわち、書込みバッファ８８内に現在あるデー
タをフラッシュし、そして、ＧＭ２６に対するロックさ
れた書込みを行なう性能、（ｃ）書込みバッファ８８内
に現在アクティブであるアドレスに対する読取り、であ
る。この場合には、読取り要求が発行される前に、書込
みバッファ８８がフラッシュされる。上述したように、
書込みバッファ８８もＦＬＵＳＨレジスタ５０ｂへの書
込みによって明白にフラッシュされる。

【０１５７】書込みフラッシュモードは、ソフトウェア
制御の下で設定されうる。若し、上述のＣＳＲ６２ビッ
トがイネーブルされるらば、書込みバッファ８８が有効
なデータを含み、また、プロセッサ２２ａがＧＭ２６の
異なったアドレスへ書込む時は、常に動作の省略モード
が書込みバッファ８８の内容をフラッシュすることにな
る。第２のモードでは、バイトイネーブルによって指示
されるように、２５６ビットワードの全ての３２バイト
が書込まれた時は、常に書込みバッファ８８の内容がフ
ラッシュされる。ＧＭ２６書込みが発生する時は、常に
ＧＭ２６状態マシーン５４内のレジスタがバイトイネー
ブルをラッチし、また、全ての３２ビットがセットされ
る時に、状態マシーン５４遷移を生じさせる、信号−Ｂ
ＹＴＥＳ ＦＵＬＬを発生する。書込みバッファ８８の内
容がフラッシュされる時は、何時も内部レジスタがリセ
ットされる。

【０１５８】ＧＭ２６状態マシーン５４によって、他の
ローカル装置のために、ＬＰＣバス３２上に要求が出さ
れることも可能である。この場合には、アドレスデコー
ダ８４によるＧＭ２６アドレス復号よりもむしろＩＯア
ドレス復号によって、ＧＭ２６動作が開始される。

【０１５９】バッファおよびコンパレータ データ経路のための読取りバッファ８６および書込みバ
ッファ８８を提供するのと同様に、ＬＰＣバス３２イン
ターフェースは、アドレスバッファ９０ａおよび９０ｂ
をも提供する。バッファ９０ａが現在の読取りバッファ
８６のアドレスを蓄え、また、読取りサイクル期間にＬ
ＰＣバス３２上へイネーブルされる。バッファ９０ｂが
現在の書込みアドレスを蓄える。二つのバッファが必要
とされるのは、若し、プロセッサ２２ａが６４ビットワ
ードを書込み、そして、２５６ビットの残りを書込む
（および書込みバッファ８８をフラッシュする）前に、
キャッシュラインで読取りを始めるとすると、正しい書
込みアドレスが書込みサイクルの期間にＬＰＣバス３２
に対して駆動されるためである。

【０１６０】ＧＭ２６読取りバッファ８６および書込バ
ッファ８８アドレスを格納するために、バッファ９０ａ
および９０ｂが２７ビットレジスタとして実現される。
これらのバッファがＧＭ２６状態マシーン５４の制御の
下でラッチされる。なお、ＧＢ２４アドレスバスの２７
最上位ビットがＬＰＣアドレスバスの２７最下位ビット
により駆動される。ＧＢ２４アドレスが２９アドレスビ
ット（６４ビットのアドレス指定のために３ビットが無
視される）を駆動するのと丁度同じように、ＥＰＢＩＦ
２２ｃが２７ビット（２５６ビットアドレス指定のため
に５ビットが無視される）を駆動する。ＬＰＣアドレス
フィールドの最上位５ビットが全てのＧＭ２６（あるい
はＩＯＳＥＬ）動作について、セグメントレジスタ（Ｓ
ＥＧＲＥＧ）９０ｃに格納される値へセットされる。こ
のレジスタは、リセットによってゼロに初期化され、若
し、必要であれば、より大きなＧＭ２６アドレス空間を
アドレス指定するように、引き続いて書込まれる。

【０１６１】さらに、ラッチされたアドレスは、幾つか
のコンパレータに対する入力として使用される。コンパ
レータ９２ａおよび９２ｂは、バッファされた読取りア
ドレスおよび書込みアドレスをそれぞれプロセッサ２２
ａアドレス（ビット２８〜２）と比較する。その結果と
して、若し、読取りバッファ８６が現在アクティブな読
取りアドレスを有し、また、プロセッサ２２ａがそのア
ドレスビットと一致するような同一ページに対する読取
り要求を発行するならば、コンパレータ９２ａが信号Ｒ
ＭＡＴＣＨを代入し、また、状態マシーン５４がこれ
に従って応答する。信号Ｗ ＭＡＴＣＨが同様にコンパ
レータ９２ｂによって生成される。第３のコンパレータ
９２ｃがラッチされた読取りアドレスおよび書込みアド
レスを比較する。この比較は、以前の二つの比較と同時
になされる。第４のコンパレータ９４が読取りアドレス
をＬＰＣバス３２からのスヌープアドレスと比較する。
最後に第５のコンパレータ（図示しない）がＥＰＢＩＦ
２２ｃへ向けられるデータ戻りを検出するように、ＬＰ
Ｃバス３２からのＭＩＤの２ビットをＥＰＢＩＦ２２ｃ
に対して配線されたＰＲＯＣＩＤと比較する。

【０１６２】ここで、注意すべきことは、書込みバッフ
ァ８８がフラッシュされる時は、何時でもＬＰＣバス３
２のために３２バイトイネーブル信号を格納するレジス
タ８８ａの内容もクリアもされることである。レジスタ
８８ａがＬＰＣバス３２を駆動するためにＥＰＢＩＦ２
２ｃの外部に存在し、また、ＥＰＢＩＦ２２ｃ内で「シ
ャドウ」レジスタとして存在もしている。レジスタ８８
ａの８ビットセグメントが個別にロードされ、また、レ
ジスタ８８ａが一つの信号（ＵＮＳＥＴ Ｗ ＡＣＴ）に
よってクリアされる。それぞれが書込みバッファ８８内
の１バイトと対応する、格納されたバイトイネーブル
は、結合され、信号ＬＰＣ ＲＭＷが発生する。このラ
インは、書込み時にＬＰＣバス３２アドレスによって駆
動され、若し、全てのバイトイネーブルがセットされて
いるならば、ローである。若し、ワード位置合わせされ
た３２ビットスライスに関して、一部のバイトイネーブ
ルがセットされるならば、高レベルに駆動される。一例
として、プロセッサ２２ａが６４ビットワードを書込
み、また、全ての８個のバイトイネーブルがアクティブ
であるならば、このワードがフラッシュされる場合にＬ
ＰＣ ＲＭＷがローである。若し、２個の６４ビットワ
ードが書込みバッファ８８へ書込まれ、また、全ての１
６バイトイネーブルがアクティブであるならば、これら
の２ワードもＬＰＣ ＲＭＷがローによって書込まれ
る。若し、第３のワードが書込みバッファ８８へ書込ま
れ、そして、フラッシュされ、また、この第３の６４ビ
ットワード内の何れか一つの３２ビットワードが非アク
ティブイネーブルを有するならば、書込みバッファ８８
がフラッシュされる時に、ＬＰＣ ＲＭＷがハイに留ま
る。これは、ＧＭ２６のデータの不注意なオーバーライ
トを防止する。

【０１６３】割込み ＥＰＢＩＦ２２ｃは、８個の外部のレベル起動型割込み
と８個の内部で生成された割込みとをサポートする。割
込みは、割込みマスクレジスタ６４ｂによって個別にマ
スク可能であり、また、割込みクリアレジスタ６４ｃに
よって個別にクリア可能である。アクティブで、マスク
されていない割込みは、一緒にオアされ、プロセッサ２
２ａの単一の割込み入力ピンに対して渡される。メモリ
障害アドレスレジスタ（ＭＦＡＲ）６４ｄは、プロセッ
サ２２ａによって、アクセスされた最後の３個のアドレ
スを蓄え、パリティ、ＥＣＣあるいはバスエラー割込み
の場合には、障害アドレスの読取りが可能とされる。

【０１６４】８個の外部割込みが特定の実現によって要
求されるように接続されるのに対して、ここでは以下の
ように、内部割込みが実現される。

【０１６５】タイマー／カウンタ割込み。この割込み
は、タイマー／カウンタ６０ａが開始値に初期化され、
続いてゼロへディクレメントした後にセットされる。

【０１６６】バッドアドレス。この割込みは、ＥＰＢＩ
Ｆ２２ｃがマップされていないアドレスに対するプロセ
ッサ２２ａからの要求を受け取る時にセットされる。

【０１６７】診断割込み。この割込みは、ＥＰＢＩＦ２
２ｃがシリアル診断インターフェースバス上の割込みパ
ケットを受け取る時にセットされる。

【０１６８】バスエラー割込み。この割込みは、ＥＰＢ
ＩＦ２２ｃがローカルバス３２をアクセスしようとする
にもかかわらず、タイムアウトする時にセットされる。

【０１６９】ＤＭＡ割込みの終了。この割込みは、ＤＭ
Ａ動作の完了時にセットされる。

【０１７０】さらに、上述した二つの入力ピン（＋ＬＰ
Ｃ ＥＣＣＥＲＲ−−Ｉおよび＋ＬＰＣ ＥＲＲＴＹＰ
Ｅ−−Ｉ）は、グローバルメモリ２６から読取られたデ
ータと共に、戻されるＥＣＣエラーを指示するために、
割込み入力として使用される。

【０１７１】内部プロセッサ割込み（ＩＰＣ）サポート ＥＰＢＩＦ２２ｃは、二つのレジスタ５８および６８を
含み、これらは、プロセッサ間割込みの送出をサポート
する。ＩＰＣレジスタ５８は、プロセッサ選択マスクレ
ジスタ５８ａとＧＳＩレジスタ５８ｂへ区別される。プ
ロセッサ選択マスクレジスタ５８ａ（図１０）は、宛先
マスクを規定し、３２ビット幅であり、その各ビットが
システム１０プロセッサの一つと関連している。これに
よって、プロセッサがシステム内の何れか一つのプロセ
ッサ、あるいはシステム内のプロセッサ群に対して割込
みを送出できる。ＧＳＩレジスタ５８ｂ内に蓄えられる
付加的な４ビットが宛先システムユニット、あるいはプ
ロセッサの種類（計算あるいはＩ／Ｏ）を選択する。第
２のレジスタは、割込みのディスパッチをセットする送
出割込みレジスタ６８（図４）である。このメカニズム
を通じてプロセッサは、自身に対する割込みも可能であ
る。

【０１７２】ＩＰＣ割込みは、特殊なローカルバス３２
サイクルとして行なわれる。すなわち、ＥＰＢＩＦ２２
ｃは、ＬＰＣ ＡＴＹＰＥ信号によって、通常の読取り
サイクルと区別される特殊な読取りサイクルとして、Ｉ
ＰＣ割込みメッセージを送出する。この特殊なローカル
バス読取りサイクルは、関連するＵＢＩＦ３４によって
グローバルバス２４へ渡され、また、宛先フィールド内
にセットされたその特定の識別子を有するカード上のＵ
ＢＩＦによって、復号される（図１１）。ＬＰＣバスア
ドレスライン、ＬＰＣ Ａ（３１：０）は、３２ビット
プロセッサ２２ａマスクを送るのに使用され、また、長
さフィールド、ＬＰＣ ＬＥＮ（３：０）は、付加的な
記述子情報を送るのに使用される。宛先フィールド中の
有効ビットを復号するカード上のＵＢＩＦ３４は、１あ
るいは複数の関連プロセッサに割込むために、信号ＩＰ
ＣＩＮＴＲ＜３：０＞を発生する。

【０１７３】図１０および１１は、ＥＰＢＩＦ２２ｃの
ＩＰＣ部分の動作をより詳細に示す。特に、図１０は、
ＩＰＣレジスタ５８フォーマット並びにローカルバス３
２およびグローバルバス２４へのＩＰＣレジスタ５８の
結合を示す。図１１は、ＩＰＣロジック８０、特に、Ｉ
ＰＣサイクル検出ロジックブロック８０ａおよびＩＰＣ
プロセッサ選択ロジックブロック８０ｂをより詳細に示
す。

【０１７４】ＤＭＡ機能 ＥＰＢＩＦ２２ｃは、グローバルメモリ２６および関連
するローカルメモリ２２ｂとの間で、ソースアドレスレ
ジスタ５６ａ、宛先アドレスレジスタ５６ｂ、および長
さ／ブロックサイズレジスタ５６ｃによって、ブロック
ＤＭＡをサポートする。グローバルバス２４がブロック
データ転送をサポートするので、伝送されるブロックの
サイズおよびブロック数の両者が特定される。戻りデー
タブロックは、ＥＰＢＩＦ２２ｃにより要求されるま
で、ＵＢＩＦ３４内に蓄えられる。この好ましいＵＢＩ
Ｆ３４の実現においては、８個の２５６ビットワードが
プロセッサ２２ａ毎に蓄えられる。ＤＭＡデータは、ロ
ーカルメモリ２２ｂデータトランシーバ２２ｆおよび２
２ｇ（６４ビット）へ一度に転送される前に、ＵＢＩＦ
３４からグローバルメモリ２６読取りバッファ８６へ書
込まれる。動作中、ＤＭＡコントローラは、その全帯域
幅でローカルメモリ２２ｂを書込み、また、ＤＭＡ動作
中でローカルメモリ２２ｂリフレッシュに適応し、さら
に、待ち時間を最小とするように、グローバルメモリ２
６からの次の２５６ビットワードをローカルバス３２に
前もって要求する。ＤＭＡ動作がなされている間、ＥＰ
ＢＩＦ２２ｃがプロセッサ２２ａがローカルバス３２を
オフすることを保持し、グローバルバス２４について競
合がないとすると、２００Ｍバイト／秒に及ぶ転送が達
成される。ＤＭＡ割込み終わりで、動作の完了が知らさ
れる。

【０１７５】その他の機能 制御および状態レジスタ（ＣＳＲ）６２は、読取りバッ
ファ８６および書込みバッファ８８の動作のためのモー
ド設定を含む、ＥＰＢＩＦ２２ｃ内の多数の機能を制御
する。ＣＳＲ６２は、３２ビットレジスタであり、その
幾つかのビットは、読取り／書込み（ｒ／ｗ）であり、
また、その幾つかのビットが読取り専用（ｒ／ｏ）であ
り、さらに、その他のビットが書込み専用（ｗ／ｏ）で
ある。ＣＳＲ６２ビット規定は、下記のものである。

【０１７６】（ｒ／ｗ）ビットにより書込みバッファ８
８が自動フラッシュモードとされる。１にセットされる
時に、このビットによって、ローカルプロセッサ２２ａ
によって全ての３２バイトが書込まれた時に、ＥＰＢＩ
Ｆ２２ｃ書込みバッファ８８がグローバルメモリ２６へ
自動的にフラッシュアウトされることができる。ゼロ
（省略時値）へクリアされる時に、（ａ）関連するプロ
セッサのグローバル書込みアドレスがアクティブな３２
バイト書込みブロックの外部である時、（ｂ）プロセッ
サ２２ａがアクティブな３２バイト書込みブロック中に
含まれるアドレスに対する読取りを発行する時、または
（ｃ）プロセッサ２２ａがグローバルメモリ２６に対す
るＬＯＣＫ書込みサイクルを発行する時にだけ、ＥＰＢ
ＩＦ２２ｃ書込みバッファ８８がフラッシュされる。

【０１７７】（ｒ／ｗ）ビットにより読取りバッファ８
６が自動無効モードとされる。１にセットされる時に、
このビットによって、同一の３２バイトグローバルメモ
リ２６アドレスに対する２５６個の連続するプロセッサ
２２ａの読取りの後に、ＥＰＢＩＦ２２ｃ読取りバッフ
ァ８６が無効にされる。

【０１７８】（ｒ／ｗ）ビットにより読取りバッファ８
６がイネーブルされる。１にセットされる時に、このビ
ットによって、ＥＰＢＩＦ２２ｃ読取りデータバッファ
からバッファされた読取りが可能となる。これは、３２
バイトグローバルアドレス境界上に位置合わせされた３
２個に及ぶ連続バイトを保持する。ゼロ（省略時値）に
クリアされる時に、ＬＰＣバスおよびグローバルバス２
４上のグローバルアドレス空間に対する各プロセッサ２
２ａ読取りをＥＰＢＩＦ２２ｃが反映する。すなわち、
読取りバッファ８６に以前に蓄えられたデータからでは
なくて、ＧＭ２６から全ての読取りが生じる。

【０１７９】（ｒ／ｗ）ビットにより書込みバッファ８
８がイネーブルされる。１にセットされる時に、このビ
ットによって、プロセッサ書込みが書込みデータバッフ
ァ８８内にバッファされることが可能となる。書込みバ
ッファ８８は、３２バイトグローバルアドレス境界上に
位置合わせされた３２個に及ぶ連続バイトを保持する。
ゼロ（省略時値）にクリアされる時に、書込みバッファ
８８を介して、ＬＰＣバスおよびグローバルバス２４上
のグローバルアドレス空間に対する各プロセッサ２２ａ
書込みをＥＰＢＩＦ２２ｃが反映する。

【０１８０】（ｗ／ｏ）ビットが障害条件をリセットす
る。このビットロケーションに対して１が書込まれる時
に、現在の障害条件がクリアされ、プロセッサ２２ａに
よって発行されたメモリ２６アドレスのラッチをメモリ
障害アドレスレジスタ６４ｄが再開する。障害条件が発
生する時は、常にメモリ障害アドレスレジスタ６４ｄが
エラー条件を生じさせた最新のメモリ参照の物理アドレ
スを反映する。

【０１８１】（ｒ／ｗ）ビットは、タイマーモード選択
として機能する。１にセットされる時に割込みタイマー
６０ａが初期値から連続的にディクレメントし、また、
プロセッサ２２ａ割込みを発生し、さらに、その初期値
へリセットする。ゼロ（省略時値）にクリアされる時
に、タイマー６０ａがその初期値からディクレメント
し、また、プロセッサ２２ａ割込みを発生し、そして、
プロセッサ２２ａによって再ロードされるまでに動作が
終わる。

【０１８２】（ｒ／ｏ）ビットは、ローカルメモリ２２
ｂのサイズを指示し、０＝１６Ｍバイト、１＝３２Ｍバ
イトである。

【０１８３】８（ｒ／ｏ）ビットがプロセッサ識別子ビ
ットである。結果８ビットコードは、付加されたプロセ
ッサ２２ａの独自のハードウエア識別子を反映し、これ
は、グローバルバス２４に対するプロセッサ読取り要求
にタグを付けるのに使用される。この８ビットコード
は、密結合されたマルチＳＶＳ構成中のＳＶＳ１０シス
テムユニットを識別する、２ビットのＵＮＩＴＩＤと、
プロセッサカードが接続されるバックプレーンスロット
を識別する、４ビットのＳＬＯＴＩＤと、プロセッサカ
ード２２上のプロセッサ２２ａの番号を一意的に識別す
る、２ビットのＬＯＣ ＰＲＯＣＩＤとからなる。

【０１８４】４（ｒ／ｏ）ビットがプロセッサカード２
２の改訂水準を反映する。

【０１８５】（ｒ／ｗ）ビットがプロセッサブートビッ
トとして機能する。このビットは、プロセッサ２２ａが
８ビットモードか、リセットが続く６４ビットモードの
何れでブートされるかを制御する。省略時が６４ビット
モードである。

【０１８６】（ｒ／ｗ）ビットは、要求（ＲＥＱ）を認
可（ＧＮＴ）タイムアウト期間として特定する。このビ
ットは、若し、ある所定サイクル数の内に、ＬＰＣ Ｒ
ＥＱあるいはＬＰＣ ＷＲＥＱがＬＰＣ ＧＮＴを受け
取らない時に、ＥＰＢＩＦ２２ｃがタイムアウトかどう
かを制御する。イネーブルされたこのビットによるタイ
ムアウトの発生により、プロセッサ２２ａに対するＢＵ
ＳＥＲＲ割込みがセットされる。

【０１８７】他の（ｒ／ｗ）ビットが読取り応答タイム
アウトビットであり、若し、ＬＰＣバス３２に戻される
データを待っており、ある所定サイクル数の内に、ＩＤ
ＭＡＴＣＨを有するＬＰＣ ＤＣＹＣＬＥ信号を受け
取らない時に、ＥＰＢＩＦがタイムアウトかどうかを制
御する。イネーブルされたこのビットによるタイムアウ
トの発生により、プロセッサ２２ａに対するＢＵＳＥＲ
Ｒ割込みがセットされる。

【０１８８】（ｒ／ｗ）ビットは、ＰＴＢイネーブルビ
ットであり、これのローによって、グローバルメモリ状
態マシーン５４が各メモリ要求に関してプロセッサ２２
ａＰＣＤ／ＰＷＴ信号ラインを試験し、若し、このＰＣ
Ｄ／ＰＷＴ信号ラインがアクティブ（ハイ）であれば、
要求をキャッシュしない（読取るあるいは書込む）。若
し、ＰＴＢイネーブルビットが非アクティブならば、Ｐ
ＣＤ／ＰＷＴ信号ラインが無視される。

【０１８９】（ｒ／ｗ）ビットは、ＥＣＣイネーブルビ
ットとして機能する。若し、このビットが非アクティブ
ならば、ＥＰＢＩＦ２２ｃが全ての到来ＥＣＣエラーを
無視する。このビットがアクティブならば、ＥＣＣエラ
ーが割込みを生成し、グローバルメモリ２６読取りバッ
ファ８６を適切に無効とする。

【０１９０】さらに、（ｒ／ｗ）ビット（モード４０）
がこの発明に従って機能し、グローバル状態マシーン５
４およびローカルメモリ状態マシーン５２に対して加え
られる付加的タイミング状態を生じさせる。付加的タイ
ミング状態の挿入は、ＬＰＣバス３２およびＧＢ２４を
アクセスする時のタイミング要件を緩和する。この発明
の態様は、図１４を参照して以下に詳細に説明する。

【０１９１】シリアル診断インターフェースバス ＥＰＢＩＦ２２ｃがシリアル診断バスを実現する。これ
によって、ホストコンピュータが多数の制御機能を行な
い、あるいはローカルプロセッサ２２ａがアクセス可能
なメモリの一部をアクセスすることができる。従って、
シリアルバスマスターによって、グローバルあるいはロ
ーカルメモリまたはＥＰＢＩＦ２２ｃ内のレジスタの何
れかを読取りあるいは書込むことができる。。さらに、
シリアルバスマスターが停止することができ、その後
に、プロセッサがプロセッサあるいはプロセッサノード
を再ブートするか、または個別のプロセッサあるいはプ
ロセッサグループに対して割込みを送出する。従って、
シリアルバスは、プロセッサの動作と「模擬的」動作を
行ない、プロセッサが行ないうる動作をこのようになし
うる。

【０１９２】アトミックフェッチおよび加算動作 ＰＢＩＦは、上述で参照した米国特許出願第７３３，５
１７号、名称「マイクロプロセッサシステムのためのプ
ロセッサバッファインターフェース」、フォスター他で
述べられている。ｉ８６０ＯＸＲプロセッサロックプロ
トコルの実現、すなわち、ロックされた要求がグローバ
ルメモリ２６に対して返され、グローバルメモリ２６の
個別のワードが他のプロセッサによるアクセスに対して
ロックされる。この種のプロトコル（あるいは等化なも
の）は、マイクロプロセッサシステムにおいて、プロセ
ッサ間で共用されているデータが一貫性をもって管理さ
れることを確実とするのに必要とされる。しかしなが
ら、例えば全ての３２個のプロセッサがメモリ内の単一
の共用要素についてのロックを獲得しようとする時に
は、このプロトコルに対して付加されるプロセッサ２２
ａオーバーヘッドがかなり存在しうる。すなわち、各プ
ロセッサが最初にロケーションを読取り、それが既にロ
ックされているかどうかを決定し、そのロケーションが
フリー（ロック解除される）となるまで待ち、ロック要
求を発行し、ロック要求が認可されたかを決定し、それ
からデータの変更を始める必要がある。

【０１９３】ＥＰＢＩＦ２２ｃが上述のアトミックフェ
ッチおよび加算（ＡＦＡ）動作を使用することによっ
て、プロセッサ２２ａオーバーヘッドをかなり低減する
ことができる。ここで、図１２および１３を参照して、
ＥＰＢＩＦ２２ｃのアトミックフェッチおよび加算（Ａ
ＦＡ）動作について説明する。

【０１９４】図１３から分かるように、ＡＦＡ回路は、
アドレスレジスタ１０２、値レジスタ１０４、およびデ
ータ戻りレジスタ１０６の動作を制御するために、アト
ミック状態マシーン１００を含む。レジスタ１０２およ
び１０４は、プロセッサ２２ａによって書込み可能であ
り、レジスタ１０６がプロセッサ２２ａによって読取り
可能である。ＡＦＡ回路は、インクリメンタ／ディクリ
メンタ（ＡＬＵ１０８）をも含み、それは、値レジスタ
１０４の出力と結合される第１の入力と、ＬＰＣデータ
バス３２ａと結合される第２の入力とを有する。ＬＰＣ
データバス３２ａがＵＢＩＦ３４を介してＧＢ２４およ
びＧＭ２６に対して結合される。

【０１９５】アトミック状態マシーン１００の動作が図
１２の状態遷移図に示される。

【０１９６】動作において、値レジスタ１０４が最初に
プロセッサ２２ａによって、好ましくはＰＲＯＣＩＤと
対応するする値が書込まれる。次に、プロセッサ２２ａ
がアドレスレジスタ１０２にＧＭ２６のアドレスを書込
む。アドレスレジスタ１０２を書込むアクションは、信
号ＡＴＯＭＩＣ ＥＮＡを生成し、それによって、アト
ミック状態マシーン１００がアイドル状態（Ｓ０）およ
び入力（Ｓ１）から出る。状態マシーン１００は、シリ
アルインターフェース、ＤＭＡの何れでもなく、または
ＩＰＣが使用中（ＢＳＹ）でない（！）条件が指示され
るまで、Ｓ１にとどまる。

【０１９７】ＧＭ２６内の特定されたアドレスに対する
ロックされた読取り要求がそれから行なわれる（状態Ｓ
１〜Ｓ４）。若し、他のプロセッサによってそのアドレ
ス指定されたロケーションが既にロックされているなら
ば、この要求がＧＭ２６に保持され、また、そのロケー
ションがフリーになるまで、自動的に再試行される。よ
り具体的には、Ｓ２においてＨＯＬＤ要求がＬＰＣバス
３２へのアクセスを獲得するために、プロセッサ２２ａ
に対して発行される。アトミック状態マシーン１００
は、プロセッサ２２ａがＬＰＣバス３２を解放したこと
を指示する、ＨＯＬＤＡが受け取られるまでＳ２の状態
にとどまる。Ｓ３において、状態マシーン１００は、ア
ドレスレジスタ１０２の内容をＬＰＣバスへ駆動し、ま
た、Ｓ４において、ＧＭ２６に対するロックされた読取
りサイクルが発生する。

【０１９８】ロックされたロケーションがロック解除と
なる時に、アドレス指定されたメモリロケーションから
のデータがＧＭ２６から戻され（Ｓ５）、また、メモリ
ロケーションが自動的にＧＭ２６によってロックされ
る。戻りデータは、データ戻りレジスタ１０６に格納さ
れる（Ｓ６）。ＡＬＵ１０８によって、戻りデータが値
レジスタ１０４の内容に対して加算され（Ｓ７）、その
結果がロックされた書込みサイクルを使用してアトミッ
ク状態マシーン１００によってＧＭ２６へ自動的に書き
出され（Ｓ８およびＳ９）、それによって、メモリロケ
ーションのロックを解除する。より具体的には、Ｓ８で
ＧＭ２６書込みサイクルが開始され、また、ロックされ
た書込みが受信確認される（ＧＭ ＲＤＹ）まで、アト
ミック状態マシーン１００がＳ９にとどまる。プロセッ
サ２２ａは、それからそのメモリロケーションの元の内
容を反映する、データ戻りレジスタ１０６の内容を読取
る。若し、ゼロならば、プロセッサ２２ａは、それがロ
ックを既に獲得していることを知らされる。さらに、ロ
ックされた読取りによって戻されたゼロのデータ値に対
して値レジスタ１０４の内容が加算されるので、プロセ
ッサ２２ａにそのＰＲＯＣＩＤがアドレス指定されたメ
モリロケーションに今や蓄えられたことが保証される。
すなわち、若し、各プロセッサがそれ自身のＰＲＯＣＩ
Ｄをメモリロケーションへ書込み、そのロケーションを
ロックするならば、ゼロのメモリロケーション内容は、
そのロケーションをプロセッサが未だロックしていない
ことを指示する。

【０１９９】プロセッサがロックを獲得してない場合
（すなわち、データ戻りレジスタ１０６の内容が０より
も大きい）では、データ戻りレジスタ１０６の内容がプ
ロセッサ２２ａによってメモリロケーションへ書き戻さ
れ、その元の値に対するロケーションを復元する。デー
タ戻りレジスタ１０６の内容によってゼロであることが
指示されるような、プロセッサ２２ａがロックを獲得す
る場合に関しては、プロセッサ２２ａが共用資源あるい
はデータを使用して必要な動作は何でも行ない、それか
ら、それが共用データあるいは資源の所有権を解放した
ことを指示するために、そのロケーションに対してゼロ
を書込む。

【０２００】グローバルメモリ２６およびプロセッサ２
２ａの両者の観点からフェッチおよび加算（読取り変更
書込み）命令がアトミック動作として発生することが分
かる。

【０２０１】なお、アドレスレジスタ１０２および値レ
ジスタ１０４は、単一のレジスタ内、例えば６４ビット
幅のレジスタ内に実現することができる。この実施例で
は、プロセッサ２２ａが上述のように、二つの動作を使
用するのに代えて一つの動作でアドレスおよび値の両者
を書込む。単一の書込み動作は、上述のように、アトミ
ック状態マシーン１００の動作を開始するのに使用され
る。

【０２０２】上述のものに基づいて、また、図１６の流
れ図に従うと、この発明の態様が第１のデータプロセッ
サによってロックされたメモリ読取り／書込みサイクル
を実行するための方法を提供することが分かる。この方
法は、（Ａ）第１のレジスタにメモリに書込まれる値を
格納するステップ、（Ｂ）第２のレジスタにメモリ内の
ロケーションのアドレスを格納し、アドレスを格納する
ステップに応答して値が格納されるステップ、（Ｃ）第
１のレジスタ内に格納されたアドレスによって特定され
るメモリのロケーションに対するロックされた読取りサ
イクルを開始するステップ、（Ｄ）メモリからのアドレ
ス指定されたロケーションの内容を受け取るステップ、
（Ｅ）受け取った内容を第３のレジスタに格納するステ
ップ、（Ｆ）第２のレジスタの内容をアドレス指定され
たロケーションの受け取った内容と結合し、結合値を作
成するステップ、（Ｇ）結合値をそのロケーションへ蓄
えるために、第１のレジスタ内に格納されたアドレスに
よって特定されるメモリ内のロケーションに対するロッ
クされた書込みサイクルを開始するステップとからな
る。

【０２０３】受け取りのステップは、第２のデータプロ
セッサによるアクセスに対してメモリ内のロケーション
をロックするステップを含み、また、ロックされた書込
みサイクルを開始するステップは、メモリ内のロケーシ
ョンのロックを解除するステップを含む。

【０２０４】ロックされた読取りサイクルを開始するス
テップは、第１のデータプロセッサに対する保持要求信
号を生成し、また、第１のデータプロセッサからの保持
アクノリッジ信号を受け取る、初期ステップを含む。保
持アクノリッジ信号の受け取りは、第１のデータプロセ
ッサがそのメモリと結合するバスの制御を解放したこと
を指示する。

【０２０５】この方法は、さらに、（Ｈ）データプロセ
ッサによって、第３のレジスタの内容を読取るステップ
と、（Ｉ）そのロケーションが以前に第２のデータプロ
セッサによって書込まれていることを第３のレジスタの
内容が指示するかどうかを決定し、若し、そう指示され
るならば、ステップ（Ａ）からステップ（Ｇ）を実行
し、第３のレジスタの内容をそのロケーションへ復元す
るステップを含む。

【０２０６】この技術は、プロセッサ２２ａについてよ
り少ないオーバーヘッドを与え、また、ロックされたロ
ケーションに関して幾つかのプロセッサの各々が競合し
ている時にロックを獲得するために、かなり少ない待ち
時間を提供する。

【０２０７】選択可能な待ち状態 この発明の態様によれば、ローカルメモリ状態マシーン
５２およびグローバルメモリ状態マシーン５４の両者が
プログラム可能な待ち状態を含む。これらは、プロセッ
サ２２ａのクロック周波数の上昇に適応するために設け
られている。何故ならば、例えば要求される速度の等級
のメモリ装置が利用可能でないために、設計された最高
周波数における動作が信頼性をもって可能ではない事情
が存在するからである。この理由のために、プログラム
可能な待ち状態は、メモリのような外部装置のアクセス
を制御するそれらの状態マシーン内に含まれている。こ
のように、若し、要求される速度を持つメモリ装置が利
用可能でない場合、あるいは若し、バックプレーンやＧ
Ｍ２６のような他のシステム構成要素が要求される最高
クロック周波数において信頼性をもって機能することが
できない場合では、プログラム可能な待ち状態の使用
は、有益である。このために、プロセッサ２２ａは、最
高クロック周波数例えば５０ＭＨｚで走行されることが
でき、また、ＣＳＲ６２モード４０ビットを通じて、待
ち状態が可能とされる。その結果、プロセッサ２２ａを
その最高定格クロック周波数で動作させているにもかか
わらず、ローカルおよびグローバルメモリタイミング要
件が緩和される。このように、プロセッサ２２ａは、そ
の内部キャッシュを超えてより速いレートで走行し、ま
た、より遅い外部メモリが使用され、より遅い全体のク
ロック速度でシステムを走行させる以上に性能の向上を
図ることができる。

【０２０８】一例として、図１４は、二つの状態マシー
ンタイミング状態Ｓ０およびＳ１を図示する。条件（Ｃ
ＯＮＤ）の発生時に、Ｓ０がＳ１へ遷移する。この例で
は、ＣＯＮＤ ＝ＭＥＭ ＲＥＡＤＹ and ＤＡＴＡ
ＬＡＴＣＨＥＤ and ＯＵＴＰＵＴ ＥＮＢである。選
択可能な中間のタイミング状態（Ｓ０Ａ）の入力がＳ０
の出力へスイッチ（ＳＷ）によって接続されて論理的に
示される。ＣＳＲ ＭＯＤＥ４０ビットがスイッチを動
作し、ＦＡＳＴ条件では、Ｓ０の出力がＳ１の入力へ結
合され、！ＦＡＳＴ条件では、Ｓ０の出力が遅いため
に、Ｓ０Ａの入力へ結合されるようになされる。図１４
の状態マシーンによって制御される装置が要求される時
間間隔内でＤＡＴＡ ＬＡＴＣＨＥＤおよびＯＵＴＰＵ
Ｔ ＥＮＢの両者を受け取ることができない場合のため
に、ＭＯＤＥ４０ビットがセットされ、Ｓ０の出力がＳ
０Ａの入力に接続されるようになされる。その結果、Ｓ
０Ａ状態によるＯＵＴＰＵＴ ＥＮＢの実行と、Ｓ０Ａ
状態からＳ１状態への遷移と間に１クロック時間の遅延
が導入され、外部装置に応答のための付加的時間が与え
られる。

【０２０９】一般的に、少なくとも一つの選択的に挿入
される待ち状態（Ｓ０Ａ）が図１２のアトミック状態マ
シーン１００の状態Ｓ３およびＳ４間のような、外部ア
クションが発生する二つの状態マシーンの状態間に挿入
される。所望であれば、待ち状態Ｓ０Ａの１以上が挿入
されることができ、選択的にそれらをイネーブルするた
めに、付加的制御ビットが使用される。

【０２１０】この発明の態様を使用することによって、
工場および現場で診断のテストを行なうのが容易とな
る。また、この発明の態様の利用によって、プロセッサ
をその最高クロックレートで動作させるにもかかわら
ず、その定格速度で信頼性をもって動作しないことが認
められる、メモリ装置による障害の発生の場合に、動作
を続行するように、システムがプログラム可能に設定さ
れることがさらに、可能である。

【０２１１】ＬＥＤインターフェース 図１５に示されるように、ＬＥＤ状態マシーン７６がプ
ロセッサ２２ａのためのインターフェースを提供し、診
断の目的のために書かれる４個の情報英数字ディスプレ
ー１１０を制御する。ＥＰＢＩＦ２２ｃのピン数を減少
するために、ＥＰＢＩＦ２２ｃおよびディスプレー１１
０間のシリアルインターフェースが実装される。第１の
表示レジスタ９０を書込むことによって、どのディスプ
レー要素を書くかが達成される。３２ビットワード（Ａ
ＳＣＩＩディジット毎に８ビット）がこのレジスタへ書
込まれ、そして、ＬＥＤ状態マシーン７６がＬＥＤシフ
トレジスタ１１２を介して各文字ディジットへ順番にデ
ータをクロック出力する。表示レジスタ９０の内容のＬ
ＥＤシフトレジスタ１１２へシフトが完了する時に、Ｌ
ＥＤ状態マシーン７６が第２のクロックを活動化し、Ｌ
ＥＤシフトレジスタ１１２の内容を関連するディスプレ
ー要素へクロック出力する。

【０２１２】すなわち、表示レジスタ９０へのデータの
格納と応答して、ＬＥＤ状態マシーン７６は、−ＣＫ
ＬＥＤ ＳＲ出力ピンにクロックを発生している間に、
表示レジスタ９０の内容を＋ＬＥＤ Ｄ出力ピンへ駆動
する。このアクションは、ＬＥＤシフトレジスタ１１２
へ表示レジスタ９０の内容をシフトする。ＬＥＤ状態マ
シーンは、それから−ＷＲ ＬＥＤ出力ピンを活動化
し、ＬＥＤシフトレジスタ１１２の内容が関連する表示
要素へクロック出力され、それによって、全ての表示要
素を並列にロードする。

【０２１３】これは、上述の参照した米国特許出願７３
３，５１７号、名称「マイクロプロセッサシステムのた
めのプロセッサバッファインターフェース」、フォスタ
ー他に記述されたＰＢＩＦを超える拡張であり、各表示
ディジット（およびディジットアドレス）が個別にＬＥ
Ｄディスプレーに書き出される、

【０２１４】なお、ＥＰＢＩＦ２２ｃにより実現される
多数の機能は、多くの種類のデータ処理システム、特
に、アトミックフェッチおよび加算、待ち状態のプログ
ラム可能なシステムを有する状態マシーンのようなマル
チプロセッサシステムにおいて有用である。ここに述べ
た好適な実施例において、ある機能は、選択されたマイ
クロプロセッサ装置の特性に対して最適化される。従っ
て、この発明の他の実施例では、付加されたマイクロプ
ロセッサの特性に適応するために、ある種の機能が変更
されうる。

【０２１５】このように、この発明の好適な実施例が示
され、また、記述されているが、この発明の精神を逸脱
することなく、種々の変更が可能なことは、当業者にと
って理解されよう。

【図面の簡単な説明】

【図１】科学的可視システムのシステム構成要素を示す
図である。

【図２】図１のシステムサーバ構成要素のブロック図で
ある。

【図３】４個のプログラムノードを含むカードをより詳
細に示すブロック図である。

【図４】この発明による拡張プロセッサバッファインタ
ーフェースのレジスタおよび状態マシーンを示すブロッ
ク図である。

【図５】それぞれのインターフェースを有する種々の状
態マシーンの関連を示す簡略化したブロック図である。

【図６】種々のレジスタ、状態マシーンおよび外部イン
ターフェースの相互接続をより詳細に示す拡張プロセッ
サバッファインターフェースの他のブロック図である。

【図７】ローカルプロセッサノードと、ローカルプロセ
ッサ、拡張プロセッサバッファインターフェース、ロー
カル、私用メモリ、およびグローバルメモリインターフ
ェースの相互接続とを示すブロック図である。

【図８】グローバルメモリ書込みタイミングを示すタイ
ミング図である。

【図９】グローバル読取りタイミングを示すタイミング
図である。

【図１０】プロセッサ間通信レジスタフォーマットと、
プロセッサ間通信レジスタのローカルバス／グローバル
バスへの結合を示す図である。

【図１１】グローバルバスインターフェース内に具体化
され、図１０のロジックによって生成されるプロセッサ
間通信割込みメッセージを受け取り、また、復号する、
プロセッサ間通信ロジックを示すブロック図である。

【図１２】この発明の特徴であるアトミックフェッチお
よび加算状態マシーンの動作を示す状態遷移図である。

【図１３】図１２のアトミックフェッチおよび加算状態
マシーンの制御の下でアトミックフェッチおよび加算機
能を実現するロジックを示す図である。

【図１４】種々の状態マシーンタイミング要件に適応す
るために、選択的に切り換え可能な待ち状態の利用を示
す図である。

【図１５】好適なＬＥＤインターフェースを示す図であ
る

【図１６】アトミックフェッチおよび加算動作を行なう
方法を示す流れ図である。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 データプロセッサと結合するためのイン
   ターフェース装置であって、 バスを介してデータプロセッサと結合される入力手段
   と、 上記入力手段と結合され、上記バスと結合されるメモリ
   手段中のロケーションに対するアトミックフェッチおよ
   び加算サイクルを実行する手段であって、 メモリ手段内のデータプロセッサが値を蓄えるロケーシ
   ョンのアドレスであって、データプロセッサから受け取
   られるアドレスを格納するための第１のレジスタ手段
   と、 データプロセッサから受け取られる値を格納するための
   第２のレジスタ手段と、 メモリ手段から読取られるロケーションの内容を格納す
   るための第３のレジスタ手段とを具備する実行手段と、 第１あるいは第２のレジスタ手段内にデータを格納する
   データプロセッサに応答する入力を有する制御手段であ
   って、 第１のレジスタ手段内に格納されたアドレスによって特
   定されるメモリ手段内のロケーションに対するロックさ
   れた読取りサイクルを開始するための手段と、 メモリ手段からアドレス指定された内容を受け取り、そ
   の内容を、第３のレジスタ手段に格納するための手段
   と、 第２のレジスタ手段の内容を前記受け取られた内容と結
   合し、結合値を作成するための手段と、 上記結合値をロケーション内へ蓄えるために、第１のレ
   ジスタ手段内に格納されたアドレスによって特定される
   メモリ手段内のロケーションに対するロックされた書込
   みサイクルを開始するための手段を具備する制御手段
   と、 を含むインターフェース装置。
2. 【請求項２】 上記制御手段がさらに、第１あるいは第
   ２のレジスタ手段内にデータプロセッサがデータを格納
   するのに応答し、データプロセッサに対する保持要求信
   号を生成するための手段を含み、 上記制御手段がさらに、データプロセッサからの保持ア
   クノリッジ信号であって、そのデータプロセッサがバス
   の制御を解放したことを指示する保持アクノリッジ信号
   を受け取るための手段を含み、 上記開始手段が保持アクノリッジ信号の受け取りに応答
   して、ロックされた読取りサイクルの開始を始めること
   を特徴とする請求項１のインターフェース装置。
3. 【請求項３】 第１のデータプロセッサによって、ロッ
   クされたメモリの読取り／書込みサイクルを実行するた
   めの方法であって、 （ａ）メモリ手段へ書込まれる値を第１のレジスタ手段
   へ格納するステップと、 （ｂ）値が蓄えられるメモリ手段内のロケーションのア
   ドレスを第２のレジスタ手段内に格納するステップと、 アドレスを格納するステップに応答して、 （ｃ）第１のレジスタ手段に格納されたアドレスによっ
   て特定されるメモリ手段内のロケーションに対してロッ
   クされた読取りサイクルを開始するステップと、 （ｄ）アドレス指定されたロケーションの内容をメモリ
   手段から受け取るステップと、 （ｅ）第３のレジスタ手段内にこの内容を格納するステ
   ップと、 （ｆ）第２のレジスタ手段の内容をアドレス指定された
   ロケーションの受け取られた内容と結合し、結合値を作
   成するステップと、 （ｇ）結合値をロケーションに対して格納するために、
   第１のレジスタ手段内に格納されているアドレスによっ
   て特定されるメモリ手段内のロケーションに対してロッ
   クされた書込みサイクルを開始するステップとからな
   り、 上記受け取りステップは、第２のデータプロセッサによ
   るアクセスに対して、メモリ手段内のロケーションをロ
   ックするステップを含み、 上記ロックされた書込みサイクルを開始するステップ
   は、メモリ手段内のロケーションのロックを解除するス
   テップを含む方法。
4. 【請求項４】 ロックされた読取りサイクルを開始する
   ステップが初期ステップを含み、 この初期ステップは、 第１のデータプロセッサに対する保持要求信号を生成す
   るステップと、 第１のデータプロセッサがメモリ手段と結合されるバス
   の制御を解放したことを指示する保持アクノリッジ信号
   を第１のデータプロセッサから受け取るステップとから
   なる請求項３の方法。
5. 【請求項５】 さらに、第３のレジスタ手段の内容をデ
   ータプロセッサによって読取るステップと、 そのロケーションが第２のデータプロセッサによって以
   前に書込まれていることを第３のレジスタ手段の内容が
   指示するかどうかを決定するステップと、 若し、そう指示されるのであれば、ステップ（ａ）から
   （ｇ）を実行し、第３のレジスタ手段の内容をそのロケ
   ーションに復元するステップとからなる請求項３の方
   法。
6. 【請求項６】 マイクロプロセッサ装置へ結合するため
   のインターフェース装置であって、 マイクロプロセッサ装置によって生成されたアドレス信
   号ラインおよび制御信号ラインを受け取るために、マイ
   クロプロセッサ装置に対して結合するための入力手段
   と、 受け取られたアドレス信号ラインに応答し、マイクロプ
   ロセッサ生成のメモリアクセスが特定のマイクロプロセ
   ッサ装置のみによってアクセス可能な私用メモリ手段に
   対するものか、あるいは複数のマイクロプロセッサ装置
   によってアクセス可能な共用メモリ手段に対するものか
   を決定するためのアドレス復号手段と、 上記アドレス復号手段に応答し、私用メモリ手段に対す
   るメモリアクセスをマイクロプロセッサ装置が生成する
   のに応答して、私用メモリ手段に対する第１のアドレス
   信号ラインおよび第１の制御信号ラインを提供するため
   の第１の出力手段と、 上記アドレス復号手段に応答し、共用メモリ手段に対す
   るメモリアクセスをマイクロプロセッサ装置が生成する
   のに応答して、共用メモリ手段に結合するために、第２
   のアドレス信号ラインおよび第２の制御信号ラインを提
   供するための第２の出力手段と、 上記マイクロプロセッサ装置によって設定可能なビット
   を有する制御レジスタ手段とからなり、 上記第１の出力手段は、第１のアドレス信号ラインおよ
   び第１の制御信号ラインを提供している間に、１以上の
   待ちタイミング状態を選択的に挿入あるいは非挿入する
   ために、上記制御レジスタ手段のビットの少なくとも１
   ビットの状態に応答する手段を含み、 上記第２の出力手段は、第２のアドレス信号ラインおよ
   び第２の制御信号ラインを提供している間に、１以上の
   待ちタイミング状態を選択的に挿入あるいは非挿入する
   ために、上記制御レジスタ手段のビットの少なくとも１
   ビットの状態に応答する手段を含む装置。
7. 【請求項７】 上記マイクロプロセッサ装置、上記イン
   ターフェース装置および上記私用メモリ間に結合される
   データバスをさらに有し、 上記私用メモリ手段は、それぞれが関連する双方向デー
   タバッファ手段を介して上記データバスに対して結合さ
   れる、複数のインターリーブされたメモリバンクを含
   み、上記メモリバンクのそれぞれが上記第１のアドレス
   信号ラインに関連するアドレスバッファ手段を介して結
   合され、 データバスに対して結合され、マイクロプロセッサ装置
   によって共用メモリ手段から読取られたデータをバッフ
   ァするとともに、マイクロプロセッサ装置によって共用
   メモリ手段に書込まれたデータをバッファするための手
   段とからなる請求項８のインターフェース装置。
8. 【請求項８】 マイクロプロセッサ装置を結合するため
   のインターフェース装置であって、 マイクロプロセッサ装置によって生成されたアドレス信
   号ライン、制御信号ラインおよびデータ信号ラインを受
   け取るために、マイクロプロセッサ装置に結合するため
   の入力手段と、 複数の独立の表示素子を有し、上記インターフェース装
   置の外部のものであり、上記インターフェース装置から
   のシリアルビットストリームを受け取るために、上記イ
   ンターフェース装置の第１の出力と結合されるシリアル
   入力バスを有する表示手段であり、さらに、上記表示手
   段の第２の出力と結合され、受け取られるシリアルビッ
   トストリーム中でクロックするためのクロック入力とを
   含む表示手段と、 その中に値を格納させるために、データ信号ラインと結
   合する入力を有し、さらに、上記インターフェース装置
   の上記第１の入力に結合される出力を有するレジスタ手
   段と、 マイクロプロセッサ装置が上記レジスタ手段に値を格納
   するのに応答し、上記レジスタ手段の内容を上記表示手
   段へクロックするために、上記第２の出力についてのク
   ロック信号を提供する間に、上記第１の出力から上記レ
   ジスタ手段の内容をシリアルにシフトするための制御手
   段とからなる装置。