JPH0697255A - メモリ検査装置 - Google Patents
メモリ検査装置Info
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- JPH0697255A JPH0697255A JP4266551A JP26655192A JPH0697255A JP H0697255 A JPH0697255 A JP H0697255A JP 4266551 A JP4266551 A JP 4266551A JP 26655192 A JP26655192 A JP 26655192A JP H0697255 A JPH0697255 A JP H0697255A
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- JP
- Japan
- Prior art keywords
- memory
- fail
- data
- inspected
- semiconductor memory
- Prior art date
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- Withdrawn
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、半導体メモリの不良解析時
間の短縮化、検査コストの低減、解析効率の向上を図る
ことにある。 【構成】 検査対象とされる半導体メモリ２のフェイル
情報をフェイルメモリ４２へ書込む際に、上記検査対象
とされる半導体メモリのアドレス信号に基づいてフェイ
ルメモリ４２への書込みアドレスを演算制御回路４１に
よって制御し、比較回路３の出力データＤｆｉを、フェ
イルメモリ４２への書込みアドレスに対応して配置す
る。そのような処理をリアルタイムで行うことにより、
所望の処理データを得るまでの時間短縮を図る。
間の短縮化、検査コストの低減、解析効率の向上を図る
ことにある。 【構成】 検査対象とされる半導体メモリ２のフェイル
情報をフェイルメモリ４２へ書込む際に、上記検査対象
とされる半導体メモリのアドレス信号に基づいてフェイ
ルメモリ４２への書込みアドレスを演算制御回路４１に
よって制御し、比較回路３の出力データＤｆｉを、フェ
イルメモリ４２への書込みアドレスに対応して配置す
る。そのような処理をリアルタイムで行うことにより、
所望の処理データを得るまでの時間短縮を図る。
Description
【０００１】
【産業上の利用分野】本発明は、フェイルビットマップ
解析によるメモリ評価技術、さらには、フェイルビット
マップ解析のためのフェイルメモリを備えたメモリ検査
装置に関する。
解析によるメモリ評価技術、さらには、フェイルビット
マップ解析のためのフェイルメモリを備えたメモリ検査
装置に関する。
【０００２】
【従来の技術】半導体メモリの評価において、フェイル
ビットマップによる不良解析は非常に重要な手法の一つ
とされる。半導体メモリのセルはマトリックス状に規則
正しく配置され、それぞれのメモリセルは、外部から入
力されるアドレスと１対１で対応しており、通常の評価
では、あるアドレスに書込んだ情報を読出し、その出力
データと期待値とが一致するか否かで判定される。フェ
イルビットマップはそのような判定結果をそれぞれのメ
モリセルに対応する位置に表示したものであり、不良解
析を視覚的に示す有力な解析手段とされる。
ビットマップによる不良解析は非常に重要な手法の一つ
とされる。半導体メモリのセルはマトリックス状に規則
正しく配置され、それぞれのメモリセルは、外部から入
力されるアドレスと１対１で対応しており、通常の評価
では、あるアドレスに書込んだ情報を読出し、その出力
データと期待値とが一致するか否かで判定される。フェ
イルビットマップはそのような判定結果をそれぞれのメ
モリセルに対応する位置に表示したものであり、不良解
析を視覚的に示す有力な解析手段とされる。
【０００３】フェイルメモリを用いた従来のメモリ検査
においては、先ずフェイルメモリにフェイル情報を書込
み、しかる後にワークステーションなどで、フェイルメ
モリから半導体メモリの不良判定結果を読出し、欠陥救
済のアルゴリズムの対象となる規模まで重ね合せる処理
をしたり、また、解析手段においては、半導体メモリを
構成するメモリセルの物理的配置に対応するように配置
したり、不良ビットの分布状態をマクロ的に観測可能と
するため複数ビットを縮約する等の処理を行っている。
においては、先ずフェイルメモリにフェイル情報を書込
み、しかる後にワークステーションなどで、フェイルメ
モリから半導体メモリの不良判定結果を読出し、欠陥救
済のアルゴリズムの対象となる規模まで重ね合せる処理
をしたり、また、解析手段においては、半導体メモリを
構成するメモリセルの物理的配置に対応するように配置
したり、不良ビットの分布状態をマクロ的に観測可能と
するため複数ビットを縮約する等の処理を行っている。
【０００４】尚、フェイルビットマップによる不良解析
手法について記載された文献の例としては、「Ｐｒｏ
ｃ．ＩＥＥＥ’９０ ＩＣＭＴＣ Ｖｏｌ３ Ｍａｒｃ
ｈ １９９０ Ｐ１７５」がある。
手法について記載された文献の例としては、「Ｐｒｏ
ｃ．ＩＥＥＥ’９０ ＩＣＭＴＣ Ｖｏｌ３ Ｍａｒｃ
ｈ １９９０ Ｐ１７５」がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上記不
良解析技術では、検査対象の半導体メモリの内部動作状
態が書込まれたフェイルメモリの内容をフェイルメモリ
上で、あるいはデータファイルとしてディスクに取込ん
だ後、データの物理的な配置、及び縮約を行って目的の
状態とする必要があるため、半導体メモリの大容量化に
伴うデータ量の増大により、解析結果が得られるまでの
時間が長くなる傾向にある。
良解析技術では、検査対象の半導体メモリの内部動作状
態が書込まれたフェイルメモリの内容をフェイルメモリ
上で、あるいはデータファイルとしてディスクに取込ん
だ後、データの物理的な配置、及び縮約を行って目的の
状態とする必要があるため、半導体メモリの大容量化に
伴うデータ量の増大により、解析結果が得られるまでの
時間が長くなる傾向にある。
【０００６】本発明の目的は、半導体メモリの不良解析
時間の短縮化、検査コストの低減、解析効率の向上を図
るための技術を提供することにある。
時間の短縮化、検査コストの低減、解析効率の向上を図
るための技術を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、検査対象とされる半導体メモリ
に対して書込まれたデータと、その読出しデータとの比
較を行う比較手段と、その比較結果を格納するためのフ
ェイルメモリ部とを含んでメモリ検査装置が構成される
とき、検査対象とされる半導体メモリのフェイル情報を
格納するためのフェイルメモリと、上記比較手段の出力
を上記フェイルメモリへ書込む際に、上記検査対象とさ
れる半導体メモリのアドレス信号に基づいてフェイルメ
モリの書込みアドレスを制御することにより、上記フェ
イル情報を、フェイルメモリへの書込みアドレスに対応
して配置するための手段とを含んで上記フェイルメモリ
部を構成するものである。
に対して書込まれたデータと、その読出しデータとの比
較を行う比較手段と、その比較結果を格納するためのフ
ェイルメモリ部とを含んでメモリ検査装置が構成される
とき、検査対象とされる半導体メモリのフェイル情報を
格納するためのフェイルメモリと、上記比較手段の出力
を上記フェイルメモリへ書込む際に、上記検査対象とさ
れる半導体メモリのアドレス信号に基づいてフェイルメ
モリの書込みアドレスを制御することにより、上記フェ
イル情報を、フェイルメモリへの書込みアドレスに対応
して配置するための手段とを含んで上記フェイルメモリ
部を構成するものである。
【００１０】
【作用】上記した手段によれば、上記比較手段の出力を
上記フェイルメモリへ書込む際に、上記検査対象とされ
る半導体メモリのアドレス信号に基づいてフェイルメモ
リの書込みアドレスの制御により、上記フェイル情報
を、フェイルメモリへの書込みアドレスに対応してリア
ルタイム処理で配置することを可能とし、このことが、
半導体メモリの不良解析時間の短縮化、さらには検査コ
スト低下を達成する。
上記フェイルメモリへ書込む際に、上記検査対象とされ
る半導体メモリのアドレス信号に基づいてフェイルメモ
リの書込みアドレスの制御により、上記フェイル情報
を、フェイルメモリへの書込みアドレスに対応してリア
ルタイム処理で配置することを可能とし、このことが、
半導体メモリの不良解析時間の短縮化、さらには検査コ
スト低下を達成する。
【００１１】
【実施例】図１には本発明の一実施例に係るメモリ検査
装置が示される。
装置が示される。
【００１２】図１に示されるように、このメモリ検査装
置は、検査対象メモリ２への書込みデータと、当該メモ
リ２から読出されたデータとを比較する比較回路３と、
この比較回路３の出力を格納するためのフェイルメモリ
部４と、上記比較回路３の動作、及び上記検査対象メモ
リ２の動作、さらにはフェイルメモリ部４の動作を制御
するためのコントローラ１とを含む。
置は、検査対象メモリ２への書込みデータと、当該メモ
リ２から読出されたデータとを比較する比較回路３と、
この比較回路３の出力を格納するためのフェイルメモリ
部４と、上記比較回路３の動作、及び上記検査対象メモ
リ２の動作、さらにはフェイルメモリ部４の動作を制御
するためのコントローラ１とを含む。
【００１３】上記コントローラ１によってリードライト
信号Ｒ／Ｗ＊（＊はローアクティブを示す）が生成され
るようになっており、このリードライト信号Ｒ／Ｗ＊が
ローレベルの場合に検査対象メモリ２への検査データＤ
ｉの書込みが可能とされる。この検査データＤｉは、フ
ェイル試験のため比較回路３へも伝達されるようになっ
ている。また、上記コントローラ１によってメモリアド
レス信号Ａｉ（ｎ）が生成され、それが、上記検査対象
メモリ２、フェイルメモリ部４へ伝達されるようになっ
ている。検査対象メモリ２に書込まれたデータは、コン
トローラ１によってリードライト信号Ｒ／Ｗ＊がハイレ
ベルにされることによって読出されて比較回路３に伝達
される。するとこの比較回路３では、検査対象メモリ２
への書込みデータと、当該メモリ２から実際に読出され
たデータとのビット単位の比較が行われ、その比較にお
いて、両者が一致していたなら当該比較回路３の論理出
力Ｄｆｉはローレベルとされ、不一致ならばそれがハイ
レベルとされる。
信号Ｒ／Ｗ＊（＊はローアクティブを示す）が生成され
るようになっており、このリードライト信号Ｒ／Ｗ＊が
ローレベルの場合に検査対象メモリ２への検査データＤ
ｉの書込みが可能とされる。この検査データＤｉは、フ
ェイル試験のため比較回路３へも伝達されるようになっ
ている。また、上記コントローラ１によってメモリアド
レス信号Ａｉ（ｎ）が生成され、それが、上記検査対象
メモリ２、フェイルメモリ部４へ伝達されるようになっ
ている。検査対象メモリ２に書込まれたデータは、コン
トローラ１によってリードライト信号Ｒ／Ｗ＊がハイレ
ベルにされることによって読出されて比較回路３に伝達
される。するとこの比較回路３では、検査対象メモリ２
への書込みデータと、当該メモリ２から実際に読出され
たデータとのビット単位の比較が行われ、その比較にお
いて、両者が一致していたなら当該比較回路３の論理出
力Ｄｆｉはローレベルとされ、不一致ならばそれがハイ
レベルとされる。
【００１４】従来は、そのような比較結果が、先ずフェ
イルメモリに書込まれ、後の不良解析処理において、当
該フェイルメモリの内容を当該フェイルメモリ上で、あ
るいはデータファイルとしてディスクに取込んだ後、デ
ータの物理的な配置、及び縮約を行って目的の状態とし
ていたため、半導体メモリの大容量化に伴うデータ量の
増大により、解析結果が得られるまでに時間がかかっ
た。
イルメモリに書込まれ、後の不良解析処理において、当
該フェイルメモリの内容を当該フェイルメモリ上で、あ
るいはデータファイルとしてディスクに取込んだ後、デ
ータの物理的な配置、及び縮約を行って目的の状態とし
ていたため、半導体メモリの大容量化に伴うデータ量の
増大により、解析結果が得られるまでに時間がかかっ
た。
【００１５】そこで、本実施例では、半導体メモリの不
良解析時間の短縮化、検査コストの低減を図るため、フ
ェイルメモリ部４に、データの物理的な配置処理や、縮
約処理をリアルタイムに実行するための処理機能を設け
るようにしている。すなわち、フェイルメモリのフェイ
ルデータを当該フェイルメモリ上で、あるいはデータフ
ァイルとしてディスクに取込んだ後に、データの物理的
な配置、及び縮約を行うのではなく、上記比較回路３に
よって得られたフェイルデータをフェイルメモリに書込
む際に、物理的な配置や縮約などの処理をリアルタイム
に実行し、それをフェイルメモリに書込むようにするこ
とで、不良解析時間の短縮化を図るようにしている。
良解析時間の短縮化、検査コストの低減を図るため、フ
ェイルメモリ部４に、データの物理的な配置処理や、縮
約処理をリアルタイムに実行するための処理機能を設け
るようにしている。すなわち、フェイルメモリのフェイ
ルデータを当該フェイルメモリ上で、あるいはデータフ
ァイルとしてディスクに取込んだ後に、データの物理的
な配置、及び縮約を行うのではなく、上記比較回路３に
よって得られたフェイルデータをフェイルメモリに書込
む際に、物理的な配置や縮約などの処理をリアルタイム
に実行し、それをフェイルメモリに書込むようにするこ
とで、不良解析時間の短縮化を図るようにしている。
【００１６】上記フェイルメモリ部４は、所定の論理演
算機能や、フェイルメモリへのデータ書込みアドレスの
制御機能等を有する演算制御回路４１と、この演算制御
回路４１の出力を書込むためのフェイルメモリ４２とを
含む。このフェイルメモリ４２は、種々の処理に対応す
るように、複数のフェイルメモリＦＭ１，ＦＭ２・・・
ＦＭｎを含む。演算制御回路４１からはフェイルメモリ
アドレス信号Ａｊやフェイルメモリ書込みデータＤｆｊ
が出力されるようになっており、それによりフェイルメ
モリ４２への処理データの書込みが可能とされる。上記
演算制御回路４１での処理には、特に制限されないが、
比較回路３の出力データＤｆｉを、検査対象メモリ２に
含まれるメモリセルの物理的配置に対応するように配置
することによってメモリ欠陥の物理的位置の明確化を図
るための配置処理、不良ビットの分布状態をマクロ的に
観測可能とするために複数ビットを縮約するための縮約
処理、欠陥救済のアルゴリズムの対象となる規模までフ
ェイルデータを重ね合せるための重ね合わせ処理が含ま
れる。
算機能や、フェイルメモリへのデータ書込みアドレスの
制御機能等を有する演算制御回路４１と、この演算制御
回路４１の出力を書込むためのフェイルメモリ４２とを
含む。このフェイルメモリ４２は、種々の処理に対応す
るように、複数のフェイルメモリＦＭ１，ＦＭ２・・・
ＦＭｎを含む。演算制御回路４１からはフェイルメモリ
アドレス信号Ａｊやフェイルメモリ書込みデータＤｆｊ
が出力されるようになっており、それによりフェイルメ
モリ４２への処理データの書込みが可能とされる。上記
演算制御回路４１での処理には、特に制限されないが、
比較回路３の出力データＤｆｉを、検査対象メモリ２に
含まれるメモリセルの物理的配置に対応するように配置
することによってメモリ欠陥の物理的位置の明確化を図
るための配置処理、不良ビットの分布状態をマクロ的に
観測可能とするために複数ビットを縮約するための縮約
処理、欠陥救済のアルゴリズムの対象となる規模までフ
ェイルデータを重ね合せるための重ね合わせ処理が含ま
れる。
【００１７】縮約処理は次のように行われる。
【００１８】不良位置を１対１で表示するフェイルビッ
トマップでは、チップ全体を表示するための必要枚数
が、メモリ容量に比して増加し、また、チップ全体の把
握も困難であるので、隣接する複数ビット単位で、それ
らデータのの論理和を得ることによりフェイル情報を縮
約する。例えば、図２に示されるように６４ビット（８
×８）メモリを考えた場合、隣接する４ビット単位でそ
れらデータの論理和を得るようにすれば、４ビット縮約
が可能とされ、その結果、１／４に縮約されたフェイル
マップが形成される。すなわち、フェイルビットが１で
示される場合において、縮約前の隣接する４ビットのう
ち一つでもフェイルビット（不良ビット）があれば、当
該４ビットは、１ビット不良として、また、縮約前の隣
接する４ビットの全てが正常であった場合には、１ビッ
ト正常としてフェイルメモリ４２に記録される。そのよ
うな縮約処理は、具体的にはコントローラ１から出力さ
れるアドレスＡｉ（ｎ）のＸアドレス、Ｙアドレスをそ
れぞれＡＸｉ，ＹＸｉ（ｉ＝０，１，２）で示す場合
に、図３に示されるように、このアドレスの最下位ビッ
トをディスエーブルとすることにより、入力データの４
ビット縮約が可能とされる。そのようなアドレス制御は
演算制御部４１によって行われ、その場合の該当ビット
の論理和を得ることにより、４ビット縮約結果が、複数
のフェイルメモリ４２のうち所定のメモリに順次書込ま
れる。
トマップでは、チップ全体を表示するための必要枚数
が、メモリ容量に比して増加し、また、チップ全体の把
握も困難であるので、隣接する複数ビット単位で、それ
らデータのの論理和を得ることによりフェイル情報を縮
約する。例えば、図２に示されるように６４ビット（８
×８）メモリを考えた場合、隣接する４ビット単位でそ
れらデータの論理和を得るようにすれば、４ビット縮約
が可能とされ、その結果、１／４に縮約されたフェイル
マップが形成される。すなわち、フェイルビットが１で
示される場合において、縮約前の隣接する４ビットのう
ち一つでもフェイルビット（不良ビット）があれば、当
該４ビットは、１ビット不良として、また、縮約前の隣
接する４ビットの全てが正常であった場合には、１ビッ
ト正常としてフェイルメモリ４２に記録される。そのよ
うな縮約処理は、具体的にはコントローラ１から出力さ
れるアドレスＡｉ（ｎ）のＸアドレス、Ｙアドレスをそ
れぞれＡＸｉ，ＹＸｉ（ｉ＝０，１，２）で示す場合
に、図３に示されるように、このアドレスの最下位ビッ
トをディスエーブルとすることにより、入力データの４
ビット縮約が可能とされる。そのようなアドレス制御は
演算制御部４１によって行われ、その場合の該当ビット
の論理和を得ることにより、４ビット縮約結果が、複数
のフェイルメモリ４２のうち所定のメモリに順次書込ま
れる。
【００１９】また、重ね合わせ処理は、図２に示される
ように、例えば１６ビット単位の場合には１６（４×
４）ビット領域同士の対応するビットの論理和を得るこ
とによって可能とされる。すなわち、図２に示されるよ
うに６４（８×８）ビットメモリを考えた場合、１６ビ
ット領域は４つあり、この４つの領域を重ね合わせた場
合の対応ビットの論理和が、演算制御回路４１によって
得られる。具体的は、図３に示されるように、Ｘアドレ
スＡＸｉ、ＹアドレスＡＹｉの最上位をディスエーブル
することによって、１６ビット規模への重ね合わせ処理
が可能とされる。そのようなアドレス制御が演算制御部
４１で行われ、さらにその場合の入力データの論理和が
当該演算制御部４１で行われることによって、１６ビッ
ト重ね合わせが可能とされる。この処理結果は、複数の
フェイルメモリ４２のうち対応するメモリへ形成され
る。
ように、例えば１６ビット単位の場合には１６（４×
４）ビット領域同士の対応するビットの論理和を得るこ
とによって可能とされる。すなわち、図２に示されるよ
うに６４（８×８）ビットメモリを考えた場合、１６ビ
ット領域は４つあり、この４つの領域を重ね合わせた場
合の対応ビットの論理和が、演算制御回路４１によって
得られる。具体的は、図３に示されるように、Ｘアドレ
スＡＸｉ、ＹアドレスＡＹｉの最上位をディスエーブル
することによって、１６ビット規模への重ね合わせ処理
が可能とされる。そのようなアドレス制御が演算制御部
４１で行われ、さらにその場合の入力データの論理和が
当該演算制御部４１で行われることによって、１６ビッ
ト重ね合わせが可能とされる。この処理結果は、複数の
フェイルメモリ４２のうち対応するメモリへ形成され
る。
【００２０】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２１】（１）検査対象とされる半導体メモリ２の
内部動作状態、すなわちフェイル情報をフェイルメモリ
４２へ書込む際に、上記検査対象とされる半導体メモリ
のアドレス信号に基づいてフェイルメモリ４２への書込
みアドレスを演算制御回路４１によって制御し、比較回
路３の出力データＤｆｉを、検査対象メモリ２に含まれ
るメモリセルの物理的配置に対応するように配置するこ
とによって欠陥の物理的位置の明確化を図ることがで
き、しかもそのような処理をリアルタイムで行うことに
より、従来のように検査対象の半導体メモリの内部動作
状態をフェイルメモリに一旦書込んだ後にそれを処理す
る方式に比して、所望データを得るまでの時間短縮が可
能とされる。また、そのような処理をリアルタイムで行
うことにより、必要とされるフェイルメモリの容量は、
少なくとも縮約データを格納できる分あれば良いから、
従来のように比較回路の出力の全てを一旦フェイルメモ
リに格納し、それを読出して縮約処理等を行う場合に比
して、フェイルメモリのサイズは小さくて良い。
内部動作状態、すなわちフェイル情報をフェイルメモリ
４２へ書込む際に、上記検査対象とされる半導体メモリ
のアドレス信号に基づいてフェイルメモリ４２への書込
みアドレスを演算制御回路４１によって制御し、比較回
路３の出力データＤｆｉを、検査対象メモリ２に含まれ
るメモリセルの物理的配置に対応するように配置するこ
とによって欠陥の物理的位置の明確化を図ることがで
き、しかもそのような処理をリアルタイムで行うことに
より、従来のように検査対象の半導体メモリの内部動作
状態をフェイルメモリに一旦書込んだ後にそれを処理す
る方式に比して、所望データを得るまでの時間短縮が可
能とされる。また、そのような処理をリアルタイムで行
うことにより、必要とされるフェイルメモリの容量は、
少なくとも縮約データを格納できる分あれば良いから、
従来のように比較回路の出力の全てを一旦フェイルメモ
リに格納し、それを読出して縮約処理等を行う場合に比
して、フェイルメモリのサイズは小さくて良い。
【００２２】（２）検査対象とされる半導体メモリ２の
内部動作状態、すなわちフェイル情報をフェイルメモリ
４２へ書込む際に、上記検査対象とされる半導体メモリ
のアドレス信号に基づいてフェイルメモリ４２への書込
みアドレスを演算制御部４１によって制御すると共に、
その場合の対応データの論理和を得ることによって縮約
が可能とされ、しかもそのような縮約は、検査対象の半
導体メモリの内部動作状態が書込まれたフェイルメモリ
の内容をフェイルメモリ上で、縮約を行うものではない
ので、検査対象メモリ２からデータを読出してからフェ
イル情報の縮約処理結果が得られるまでに要する時間の
短縮が可能とされる。
内部動作状態、すなわちフェイル情報をフェイルメモリ
４２へ書込む際に、上記検査対象とされる半導体メモリ
のアドレス信号に基づいてフェイルメモリ４２への書込
みアドレスを演算制御部４１によって制御すると共に、
その場合の対応データの論理和を得ることによって縮約
が可能とされ、しかもそのような縮約は、検査対象の半
導体メモリの内部動作状態が書込まれたフェイルメモリ
の内容をフェイルメモリ上で、縮約を行うものではない
ので、検査対象メモリ２からデータを読出してからフェ
イル情報の縮約処理結果が得られるまでに要する時間の
短縮が可能とされる。
【００２３】（３）欠陥救済のアルゴリズムの対象とな
る規模までフェイルデータを重ね合せるための重ね合わ
せ処理をも行うことができ、その処理においても、比較
回路３の出力データをフェイルメモリに書込む際のアド
レス制御及び論理和演算により、そのような重ね合わせ
処理データを得るまでの時間を短縮することができる。
る規模までフェイルデータを重ね合せるための重ね合わ
せ処理をも行うことができ、その処理においても、比較
回路３の出力データをフェイルメモリに書込む際のアド
レス制御及び論理和演算により、そのような重ね合わせ
処理データを得るまでの時間を短縮することができる。
【００２４】上記（１），（２），（３）の作用効果に
より、検査コストの低減、解析効率の向上を図ることが
できる。
より、検査コストの低減、解析効率の向上を図ることが
できる。
【００２５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２６】例えば、上記実施例では、比較回路３の出
力データＤｆｉを、検査対象メモリ２に含まれるメモリ
セルの物理的配置に対応するように配置することによっ
て欠陥の物理的位置の明確化を図るための配置処理、不
良ビットの分布状態をマクロ的に観測可能とするために
複数ビットを縮約するための縮約処理、欠陥救済のアル
ゴリズムの対象となる規模までフェイルデータを重ね合
せるための重ね合わせ処理を行うものについて説明した
が、その全ての処理を行う必要はなく、任意の処理の組
合せ、若しくは単独処理によっても、本発明の目的を達
成することができる。また、上記実施例では６４ビット
メモリにおけるフェイル情報の４ビット縮約や１６ビッ
ト単位の重ね合わせについて説明したが、この値に限定
されるものではない。
力データＤｆｉを、検査対象メモリ２に含まれるメモリ
セルの物理的配置に対応するように配置することによっ
て欠陥の物理的位置の明確化を図るための配置処理、不
良ビットの分布状態をマクロ的に観測可能とするために
複数ビットを縮約するための縮約処理、欠陥救済のアル
ゴリズムの対象となる規模までフェイルデータを重ね合
せるための重ね合わせ処理を行うものについて説明した
が、その全ての処理を行う必要はなく、任意の処理の組
合せ、若しくは単独処理によっても、本発明の目的を達
成することができる。また、上記実施例では６４ビット
メモリにおけるフェイル情報の４ビット縮約や１６ビッ
ト単位の重ね合わせについて説明したが、この値に限定
されるものではない。
【００２７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフェイ
ルメモリ専用の検査装置に適用したが、各種メモリテス
ト機能を有する各種検査装置に適用することができる。
なされた発明をその背景となった利用分野であるフェイ
ルメモリ専用の検査装置に適用したが、各種メモリテス
ト機能を有する各種検査装置に適用することができる。
【００２８】本発明は、少なくとも、フェイルメモリの
存在を条件に適用することができる。
存在を条件に適用することができる。
【００２９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３０】すなわち、検査対象とされる半導体メモリ
のフェイル情報を格納するためのフェイルメモリと、比
較手段の出力を上記フェイルメモリへ書込む際に、検査
対象とされる半導体メモリのアドレス信号に基づいてフ
ェイルメモリの書込みアドレスを制御することにより、
フェイル情報を、検査対象とされる半導体メモリに含ま
れるメモリセルの物理的位置に対応するように配置する
ための手段とを含んで上記処理部を構成することによ
り、上記比較手段の出力を上記フェイルメモリへ書込む
際に、上記検査対象とされる半導体メモリのアドレス信
号に基づいてフェイルメモリの書込みアドレスが制御さ
れ、それにより上記フェイル情報が、上記検査対象とさ
れる半導体メモリに含まれるメモリセルの物理的位置に
対応するように配置され、それにより、半導体メモリの
不良解析時間の短縮化、さらには検査コスト低下を図る
ことができる。
のフェイル情報を格納するためのフェイルメモリと、比
較手段の出力を上記フェイルメモリへ書込む際に、検査
対象とされる半導体メモリのアドレス信号に基づいてフ
ェイルメモリの書込みアドレスを制御することにより、
フェイル情報を、検査対象とされる半導体メモリに含ま
れるメモリセルの物理的位置に対応するように配置する
ための手段とを含んで上記処理部を構成することによ
り、上記比較手段の出力を上記フェイルメモリへ書込む
際に、上記検査対象とされる半導体メモリのアドレス信
号に基づいてフェイルメモリの書込みアドレスが制御さ
れ、それにより上記フェイル情報が、上記検査対象とさ
れる半導体メモリに含まれるメモリセルの物理的位置に
対応するように配置され、それにより、半導体メモリの
不良解析時間の短縮化、さらには検査コスト低下を図る
ことができる。
【図１】本発明の一実施例であるメモリ検査装置の構成
ブロック図である。
ブロック図である。
【図２】上記メモリ検査装置における縮約処理と重ね合
わせ処理の説明図である。
わせ処理の説明図である。
【図３】上記縮約処理と重ね合わせ処理をアドレス制御
によって実現する場合の説明図である。
によって実現する場合の説明図である。
１ コントローラ ２ 検査対象メモリ ３ 比較回路 ４ フェイルメモリ部 ４１ 演算制御回路 ４２ 複数のフェイルメモリ ＦＭ１〜ＦＭｎ フェイルメモリ
Claims (3)
- 【請求項１】 検査対象とされる半導体メモリに対して
書込まれたデータと、その読出しデータとの比較を行う
比較手段と、その比較結果を格納するためのフェイルメ
モリ部とを含むメモリ検査装置であって、上記フェイル
メモリ部は、上記検査対象とされる半導体メモリのフェ
イル情報を格納するためのフェイルメモリと、上記比較
手段の出力を上記フェイルメモリへ書込む際に、上記検
査対象とされる半導体メモリのアドレス信号に基づいて
制御された上記フェイルメモリへの書込みアドレスに対
応して、上記フェイル情報を配置するための手段とを含
んで成ることを特徴とするメモリ検査装置。 - 【請求項２】 上記フェイルメモリ部は、上記比較手段
の出力を上記フェイルメモリへ書込む際に、フェイル情
報の隣接する複数ビット単位で、それらの論理和を得る
ことにより当該フェイル情報を縮約するための手段を含
む請求項１記載のメモリ検査装置。 - 【請求項３】 上記フェイルメモリ部は、上記フェイル
メモリの書込みアドレスを制御することにより、所定ビ
ット単位でフェイル情報を重ね合わせるための手段を含
む請求項１又は２記載のメモリ検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266551A JPH0697255A (ja) | 1992-09-09 | 1992-09-09 | メモリ検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266551A JPH0697255A (ja) | 1992-09-09 | 1992-09-09 | メモリ検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697255A true JPH0697255A (ja) | 1994-04-08 |
Family
ID=17432423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4266551A Withdrawn JPH0697255A (ja) | 1992-09-09 | 1992-09-09 | メモリ検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697255A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109540968A (zh) * | 2018-11-22 | 2019-03-29 | 重庆大学 | 一种定量检测设备内部三维缺陷的方法 |
-
1992
- 1992-09-09 JP JP4266551A patent/JPH0697255A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109540968A (zh) * | 2018-11-22 | 2019-03-29 | 重庆大学 | 一种定量检测设备内部三维缺陷的方法 |
| CN109540968B (zh) * | 2018-11-22 | 2020-12-29 | 重庆大学 | 一种定量检测设备内部三维缺陷的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |