JPH0697451A - 半導体装置 - Google Patents
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- JPH0697451A JPH0697451A JP4241647A JP24164792A JPH0697451A JP H0697451 A JPH0697451 A JP H0697451A JP 4241647 A JP4241647 A JP 4241647A JP 24164792 A JP24164792 A JP 24164792A JP H0697451 A JPH0697451 A JP H0697451A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】電力用に使用されるＭＯＳ型トランジスタ等の
半導体装置に関し、より少ない工程で製造可能で、より
安定した耐圧特性を備える半導体装置を提供することを
目的とする。 【構成】第２導電型第一半導体領域７と、第１導電型高
濃度拡散第二半導体領域８と、ゲート電極材６と、絶縁
膜５及び９と、第１導電型高濃度拡散第二半導体領域８
及び前記第２導電型第一半導体領域７に接続されるソー
ス金属配線１１と、ゲート電極材６の表面の一部が絶縁
膜９に設けられた開口部で接続されるゲート金属配線３
と、ゲート金属配線３下部の第１導電型半導体基板１及
び２の表面上に複数個分割形成される第２導電型第三半
導体領域４とを具備し、第２導電型第三半導体領域４
は、当該第２導電型第三半導体領域４から第１導電型半
導体基板１及び２に伸びる空乏層１３が到達する範囲内
に近接して配置される。
半導体装置に関し、より少ない工程で製造可能で、より
安定した耐圧特性を備える半導体装置を提供することを
目的とする。 【構成】第２導電型第一半導体領域７と、第１導電型高
濃度拡散第二半導体領域８と、ゲート電極材６と、絶縁
膜５及び９と、第１導電型高濃度拡散第二半導体領域８
及び前記第２導電型第一半導体領域７に接続されるソー
ス金属配線１１と、ゲート電極材６の表面の一部が絶縁
膜９に設けられた開口部で接続されるゲート金属配線３
と、ゲート金属配線３下部の第１導電型半導体基板１及
び２の表面上に複数個分割形成される第２導電型第三半
導体領域４とを具備し、第２導電型第三半導体領域４
は、当該第２導電型第三半導体領域４から第１導電型半
導体基板１及び２に伸びる空乏層１３が到達する範囲内
に近接して配置される。
Description
【０００１】
【産業上の利用分野】本発明は、主として電力用に使用
されるＭＯＳ型トランジスタ等の半導体装置に関し、特
に、より少ない工程で製造可能で、より安定した耐圧を
備えた半導体装置に関する。
されるＭＯＳ型トランジスタ等の半導体装置に関し、特
に、より少ない工程で製造可能で、より安定した耐圧を
備えた半導体装置に関する。
【０００２】
【従来の技術】図５に、従来の半導体装置として、一般
的な電力用ＭＯＳＦＥＴの構造図を示す。図５（１）は
ゲートＡｌ配線周辺の平面図であり、図５（２）はＡ−
Ａ’で切断した時の（ソース領域を含む）断面図、図５
（３）はＢ−Ｂ’で切断した時の（ゲート領域を含む）
断面図である。尚、通常、半導体表面に配列されるゲー
トＡｌ配線周辺部は同じ構造を持つため、任意の部分で
代表させている。
的な電力用ＭＯＳＦＥＴの構造図を示す。図５（１）は
ゲートＡｌ配線周辺の平面図であり、図５（２）はＡ−
Ａ’で切断した時の（ソース領域を含む）断面図、図５
（３）はＢ−Ｂ’で切断した時の（ゲート領域を含む）
断面図である。尚、通常、半導体表面に配列されるゲー
トＡｌ配線周辺部は同じ構造を持つため、任意の部分で
代表させている。
【０００３】高濃度シリコン基板１及び低濃度シリコン
基板２をドレインとしたＭＯＳＦＥＴにおいて、その表
面に先ず、ゲートＡｌ配線３の直下に位置するゲート配
線下部Ｐ型領域４（以下、Ｐ型領域と呼ぶ）を専用工程
にて形成する。このゲートＡｌ配線直下のシリコン基板
２の表面上に設けられるＰ型領域４は、半導体表面にお
いて連続しており、ゲート配線の配線方向に沿って形成
されている（図５（１）及び（２）参照）。また、この
Ｐ型領域４は、ソースＡｌ配線１１と半導体装置の外周
部で接続されており、ソース電位と等しくなっている。
基板２をドレインとしたＭＯＳＦＥＴにおいて、その表
面に先ず、ゲートＡｌ配線３の直下に位置するゲート配
線下部Ｐ型領域４（以下、Ｐ型領域と呼ぶ）を専用工程
にて形成する。このゲートＡｌ配線直下のシリコン基板
２の表面上に設けられるＰ型領域４は、半導体表面にお
いて連続しており、ゲート配線の配線方向に沿って形成
されている（図５（１）及び（２）参照）。また、この
Ｐ型領域４は、ソースＡｌ配線１１と半導体装置の外周
部で接続されており、ソース電位と等しくなっている。
【０００４】次に、絶縁酸化膜として絶縁ゲート酸化膜
５を形成した後、シリコンゲート６を形成し、所望のパ
ターニングを行なった後、ユニットセル部分のシリコン
ゲートがエッチングにより穿孔される。
５を形成した後、シリコンゲート６を形成し、所望のパ
ターニングを行なった後、ユニットセル部分のシリコン
ゲートがエッチングにより穿孔される。
【０００５】更に、上記開口部のシリコンゲート６をマ
スクとしたセルフアライン方式により、Ｐ型ベース領域
７及びソース領域８が構成される。
スクとしたセルフアライン方式により、Ｐ型ベース領域
７及びソース領域８が構成される。
【０００６】最後に、絶縁層間膜９上に開口された孔、
即ちコンタクトホール１０及び１２によって、Ａｌ配線
と各要素が接続される。コンタクトホール１０は、ソー
スＡｌ配線１１と各ユニットセルのソース領域８及びＰ
型ベース領域７を接続し、またコンタクトホール１２
は、ゲートＡｌ配線３とシリコンゲート６を接続する。
このような従来の半導体装置のゲート配線下部構造で
は、Ｐ型領域４の表面上部に絶縁ゲート酸化膜５が形成
された後に、各種の熱工程を経るため、絶縁ゲート酸化
膜５中にＰ型領域４の不純物が取り込まれることとな
り、絶縁ゲート酸化膜５の絶縁耐量を低下させる問題を
内在させている。通常この問題は、絶縁ゲート酸化膜５
の膜厚を他に比べて充分厚く形成することで回避してい
るが、選択的に膜厚を増加させる専用の工程を必要とし
ている。
即ちコンタクトホール１０及び１２によって、Ａｌ配線
と各要素が接続される。コンタクトホール１０は、ソー
スＡｌ配線１１と各ユニットセルのソース領域８及びＰ
型ベース領域７を接続し、またコンタクトホール１２
は、ゲートＡｌ配線３とシリコンゲート６を接続する。
このような従来の半導体装置のゲート配線下部構造で
は、Ｐ型領域４の表面上部に絶縁ゲート酸化膜５が形成
された後に、各種の熱工程を経るため、絶縁ゲート酸化
膜５中にＰ型領域４の不純物が取り込まれることとな
り、絶縁ゲート酸化膜５の絶縁耐量を低下させる問題を
内在させている。通常この問題は、絶縁ゲート酸化膜５
の膜厚を他に比べて充分厚く形成することで回避してい
るが、選択的に膜厚を増加させる専用の工程を必要とし
ている。
【０００７】一方、このＰ型領域４が無ければ、図５
（２）に示すように、Ｐ型領域４の下部が、Ｐ型領域４
の両側で形成される空乏層１３の連結部分となっている
ために、空乏層１３の急激な曲率変化を招き、電界集中
による局部的なブレークダウンを誘発して耐圧を低下さ
せることになる。
（２）に示すように、Ｐ型領域４の下部が、Ｐ型領域４
の両側で形成される空乏層１３の連結部分となっている
ために、空乏層１３の急激な曲率変化を招き、電界集中
による局部的なブレークダウンを誘発して耐圧を低下さ
せることになる。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
半導体装置では、絶縁ゲート酸化膜の絶縁耐圧が低下す
るという問題を内在しており、絶縁ゲート酸化膜の膜厚
を他に比べて充分厚く形成することで回避できるが、そ
のために選択的に膜厚を増加させる専用工程が必要とな
るという問題があった。
半導体装置では、絶縁ゲート酸化膜の絶縁耐圧が低下す
るという問題を内在しており、絶縁ゲート酸化膜の膜厚
を他に比べて充分厚く形成することで回避できるが、そ
のために選択的に膜厚を増加させる専用工程が必要とな
るという問題があった。
【０００９】また、ゲートＡｌ配線直下のＰ型領域が無
い場合には、空乏層の急激な曲率変化を招き、耐圧を低
下させるという問題が生じる。
い場合には、空乏層の急激な曲率変化を招き、耐圧を低
下させるという問題が生じる。
【００１０】本発明は、上記問題点を解決するもので、
その目的は、ゲートＡｌ配線直下のＰ型領域を分割形成
し、しかもユニットセル部分のＰ型領域との同一工程に
よって形成することにより、絶縁膜を高品質化させ、よ
り安定した耐圧特性を備えた半導体装置を提供すること
である。
その目的は、ゲートＡｌ配線直下のＰ型領域を分割形成
し、しかもユニットセル部分のＰ型領域との同一工程に
よって形成することにより、絶縁膜を高品質化させ、よ
り安定した耐圧特性を備えた半導体装置を提供すること
である。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、第１導電
型半導体基板１及び２表面の一部に複数個配列して形成
された第２導電型第一半導体領域７と、前記第２導電型
第一半導体領域７内の表面の一部に形成された第１導電
型高濃度拡散第二半導体領域８と、前記第１導電型高濃
度拡散第二半導体領域８の一部の表面、及び前記第２導
電型第一半導体領域７が形成されていない前記第１導電
型半導体基板１及び２の一部の表面に渡って設けられた
ゲート電極材６と、前記ゲート電極材６を覆う絶縁膜５
及び９と、前記第１導電型高濃度拡散第二半導体領域８
及び前記第２導電型第一半導体領域７に接続されるソー
ス金属配線１１と、前記ゲート電極材６の表面の一部が
前記絶縁膜５及び９に設けられた開口部で接続されるゲ
ート金属配線３と、前記ゲート金属配線３下部の前記第
１導電型半導体基板１及び２の表面上に複数個分割形成
される第２導電型第三半導体領域４とを具備し、前記第
２導電型第三半導体領域４は、当該第２導電型第三半導
体領域４から前記第１導電型半導体基板１及び２に伸び
る空乏層１３が到達する範囲内に近接して配置されるこ
とである。
に、本発明の第１の特徴は、図１に示す如く、第１導電
型半導体基板１及び２表面の一部に複数個配列して形成
された第２導電型第一半導体領域７と、前記第２導電型
第一半導体領域７内の表面の一部に形成された第１導電
型高濃度拡散第二半導体領域８と、前記第１導電型高濃
度拡散第二半導体領域８の一部の表面、及び前記第２導
電型第一半導体領域７が形成されていない前記第１導電
型半導体基板１及び２の一部の表面に渡って設けられた
ゲート電極材６と、前記ゲート電極材６を覆う絶縁膜５
及び９と、前記第１導電型高濃度拡散第二半導体領域８
及び前記第２導電型第一半導体領域７に接続されるソー
ス金属配線１１と、前記ゲート電極材６の表面の一部が
前記絶縁膜５及び９に設けられた開口部で接続されるゲ
ート金属配線３と、前記ゲート金属配線３下部の前記第
１導電型半導体基板１及び２の表面上に複数個分割形成
される第２導電型第三半導体領域４とを具備し、前記第
２導電型第三半導体領域４は、当該第２導電型第三半導
体領域４から前記第１導電型半導体基板１及び２に伸び
る空乏層１３が到達する範囲内に近接して配置されるこ
とである。
【００１２】また、本発明の第２の特徴は、請求項１に
記載の半導体装置において、前記ゲート電極材６に接続
される前記ゲート金属配線３は、前記第２導電型第三半
導体領域４に挟まれた部分に設けられた前記絶縁膜９の
開口部１２で接続されることである。
記載の半導体装置において、前記ゲート電極材６に接続
される前記ゲート金属配線３は、前記第２導電型第三半
導体領域４に挟まれた部分に設けられた前記絶縁膜９の
開口部１２で接続されることである。
【００１３】本発明の第３の特徴は、請求項１または２
に記載の半導体装置において、前記第２導電型第三半導
体領域４の拡散深さは、前記第２導電型第一半導体領域
７の拡散深さに等しいことである。
に記載の半導体装置において、前記第２導電型第三半導
体領域４の拡散深さは、前記第２導電型第一半導体領域
７の拡散深さに等しいことである。
【００１４】本発明の第４の特徴は、請求項１、２、ま
たは３に記載の半導体装置において、前記第２導電型第
三半導体領域４とそれに近接する前記第２導電型第一半
導体領域７との間隔は、他の前記第２導電型第一半導体
領域７相互の間隔に等しいことである。
たは３に記載の半導体装置において、前記第２導電型第
三半導体領域４とそれに近接する前記第２導電型第一半
導体領域７との間隔は、他の前記第２導電型第一半導体
領域７相互の間隔に等しいことである。
【００１５】また、本発明の第５の特徴は、請求項１、
２、３、または４に記載の半導体装置において、前記第
２導電型第三半導体領域４は、前記ソース金属配線１１
と接続されることである。
２、３、または４に記載の半導体装置において、前記第
２導電型第三半導体領域４は、前記ソース金属配線１１
と接続されることである。
【００１６】更に、本発明の第６の特徴は、請求項１、
２、３、４、または５に記載の半導体装置において、前
記第２導電型第三半導体領域４及び前記第２導電型第一
半導体領域７は、同一工程で形成されることである。
２、３、４、または５に記載の半導体装置において、前
記第２導電型第三半導体領域４及び前記第２導電型第一
半導体領域７は、同一工程で形成されることである。
【００１７】
【作用】本発明の第１の特徴の半導体装置では、図１に
示す如く、ゲート金属配線３下部の第１導電型半導体基
板１及び２の表面上に、第２導電型第三半導体領域４を
複数個分割して形成し、しかも第２導電型第三半導体領
域４は、当該第２導電型第三半導体領域４から第１導電
型半導体基板１及び２に伸びる空乏層１３が到達する範
囲内に近接して配置されるようにしている。
示す如く、ゲート金属配線３下部の第１導電型半導体基
板１及び２の表面上に、第２導電型第三半導体領域４を
複数個分割して形成し、しかも第２導電型第三半導体領
域４は、当該第２導電型第三半導体領域４から第１導電
型半導体基板１及び２に伸びる空乏層１３が到達する範
囲内に近接して配置されるようにしている。
【００１８】つまり、ゲート金属配線３下部の第２導電
型第三半導体領域４の形成に際し、絶縁膜５上に形成さ
れたゲート電極材６を格子状に開口した拡散窓から第２
導電型第三半導体領域４を形成することとなり、絶縁膜
５の膜質を向上させ、ゲート耐量を向上させることがで
き、また、第２導電型第三半導体領域４の下部における
空乏層１３の曲率変化をより小さくすることができ、よ
り安定した耐圧特性を実現できる。
型第三半導体領域４の形成に際し、絶縁膜５上に形成さ
れたゲート電極材６を格子状に開口した拡散窓から第２
導電型第三半導体領域４を形成することとなり、絶縁膜
５の膜質を向上させ、ゲート耐量を向上させることがで
き、また、第２導電型第三半導体領域４の下部における
空乏層１３の曲率変化をより小さくすることができ、よ
り安定した耐圧特性を実現できる。
【００１９】また、本発明の第２の特徴の半導体装置で
は、ゲート電極材６に接続されるゲート金属配線３を、
第２導電型第三半導体領域４に挟まれた部分に設けられ
た絶縁膜９の開口部１２で接続するようにしている。例
えば、図１（１）に示す如く、ユニットセル部における
シリコンゲート開口幅をＬｓ、ユニットセル間のシリコ
ンゲート幅をＬｇとする時、開口部１２の中心間隔をＬ
ｓ＋Ｌｇと均等に配置すれば、装置構造を均等にするこ
とができ、製造プロセスを容易にすると共に、より安定
した耐圧特性を実現できる。
は、ゲート電極材６に接続されるゲート金属配線３を、
第２導電型第三半導体領域４に挟まれた部分に設けられ
た絶縁膜９の開口部１２で接続するようにしている。例
えば、図１（１）に示す如く、ユニットセル部における
シリコンゲート開口幅をＬｓ、ユニットセル間のシリコ
ンゲート幅をＬｇとする時、開口部１２の中心間隔をＬ
ｓ＋Ｌｇと均等に配置すれば、装置構造を均等にするこ
とができ、製造プロセスを容易にすると共に、より安定
した耐圧特性を実現できる。
【００２０】本発明の第３の特徴の半導体装置では、第
２導電型第三半導体領域４の拡散深さが、第２導電型第
一半導体領域７の拡散深さと等しくなるように形成して
いる。これにより、第２導電型第三半導体領域４の下部
における空乏層１３の曲率変化をより小さくすることが
でき、より安定した耐圧特性を実現できる。
２導電型第三半導体領域４の拡散深さが、第２導電型第
一半導体領域７の拡散深さと等しくなるように形成して
いる。これにより、第２導電型第三半導体領域４の下部
における空乏層１３の曲率変化をより小さくすることが
でき、より安定した耐圧特性を実現できる。
【００２１】本発明の第４の特徴の半導体装置では、第
２導電型第三半導体領域４とそれに近接する第２導電型
第一半導体領域７との間隔を、他の第２導電型第一半導
体領域７相互の間隔に等しくしている。これにより、装
置構造を均等にすることができ、製造プロセスを容易に
すると共に、より安定した耐圧特性を実現できる。
２導電型第三半導体領域４とそれに近接する第２導電型
第一半導体領域７との間隔を、他の第２導電型第一半導
体領域７相互の間隔に等しくしている。これにより、装
置構造を均等にすることができ、製造プロセスを容易に
すると共に、より安定した耐圧特性を実現できる。
【００２２】また、本発明の第５の特徴の半導体装置で
は、第２導電型第三半導体領域４をソース金属配線１１
と接続させている。これにより、チャネル領域が形成さ
れていない第２導電型第三半導体領域４をソース電位に
することとなり、ドレイン−ソース間に形成される接合
ダイオードを積極的に使用する用途、例えばリカバリー
時に生じる破壊モードに対して有利な構造を得ることが
できる。
は、第２導電型第三半導体領域４をソース金属配線１１
と接続させている。これにより、チャネル領域が形成さ
れていない第２導電型第三半導体領域４をソース電位に
することとなり、ドレイン−ソース間に形成される接合
ダイオードを積極的に使用する用途、例えばリカバリー
時に生じる破壊モードに対して有利な構造を得ることが
できる。
【００２３】更に、本発明の第６の特徴の半導体装置で
は、第２導電型第三半導体領域４及び第２導電型第一半
導体領域７を同一工程で形成する。例えば、同一の拡散
工程で同一の拡散深さの領域４及び７を形成することと
なり、より短縮された工程で、より安定した耐圧特性の
半導体装置を実現できる。
は、第２導電型第三半導体領域４及び第２導電型第一半
導体領域７を同一工程で形成する。例えば、同一の拡散
工程で同一の拡散深さの領域４及び７を形成することと
なり、より短縮された工程で、より安定した耐圧特性の
半導体装置を実現できる。
【００２４】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００２５】図１及び図２に本発明の一実施例に係る半
導体装置の構造図を示す。同図において、図５（従来
例）と重複する部分には同一の符号を附する。
導体装置の構造図を示す。同図において、図５（従来
例）と重複する部分には同一の符号を附する。
【００２６】図１（１）は半導体装置の平面図、図１
（２）及び（３）はＡ−Ａ’で切断した時の（ソース領
域上の）断面図であり、図１（２）はＰ型ベース領域形
成工程、図１（３）はＡｌ配線形成工程をそれぞれ説明
する図である。また、図２（１）は半導体装置の平面
図、図２（２）及び（３）はＢ−Ｂ’で切断した時の
（ゲートコンタクトホール上の）断面図であり、図２
（２）はＰ型ベース領域形成工程、図２（３）はＡｌ配
線形成工程をそれぞれ説明する図である。
（２）及び（３）はＡ−Ａ’で切断した時の（ソース領
域上の）断面図であり、図１（２）はＰ型ベース領域形
成工程、図１（３）はＡｌ配線形成工程をそれぞれ説明
する図である。また、図２（１）は半導体装置の平面
図、図２（２）及び（３）はＢ−Ｂ’で切断した時の
（ゲートコンタクトホール上の）断面図であり、図２
（２）はＰ型ベース領域形成工程、図２（３）はＡｌ配
線形成工程をそれぞれ説明する図である。
【００２７】尚、本実施例では、説明の便宜上Ｎチャネ
ルＭＯＳＦＥＴに関して記述する。また、シリコンゲー
ト６は、通常ポリシリコンが使用されるため、本実施例
でもこれを使用する。
ルＭＯＳＦＥＴに関して記述する。また、シリコンゲー
ト６は、通常ポリシリコンが使用されるため、本実施例
でもこれを使用する。
【００２８】高濃度シリコン基板１及び低濃度シリコン
基板２をＭＯＳＦＥＴのドレインとし、その表面に先
ず、絶縁ゲート酸化膜５及びポリシリコンゲート６を形
成する。そして、Ｐ型領域４形成用の拡散窓１０及び１
４をポリシリコンエッチングにて形成する。この時、配
線下部Ｐ型領域拡散窓１４は、配線方向に連続するので
はなく、梯子上に複数個形成される（図１（１）参
照）。また、配線下部Ｐ型領域拡散窓１４の好ましい形
状と配置間隔は、ユニットセル部におけるシリコンゲー
ト開口幅をＬｓ、ユニットセル間のシリコンゲート幅を
Ｌｇとする時、幅Ｌｓ、長さ（Ｌｓ＋Ｌｇ）の整数倍＋
Ｌｓの拡散窓形状と、間隔Ｌｓ＋Ｌｇでの配置である。
これにより、他のＦＥＴ部分の配列を乱さないため、最
大限の効果が得られる。
基板２をＭＯＳＦＥＴのドレインとし、その表面に先
ず、絶縁ゲート酸化膜５及びポリシリコンゲート６を形
成する。そして、Ｐ型領域４形成用の拡散窓１０及び１
４をポリシリコンエッチングにて形成する。この時、配
線下部Ｐ型領域拡散窓１４は、配線方向に連続するので
はなく、梯子上に複数個形成される（図１（１）参
照）。また、配線下部Ｐ型領域拡散窓１４の好ましい形
状と配置間隔は、ユニットセル部におけるシリコンゲー
ト開口幅をＬｓ、ユニットセル間のシリコンゲート幅を
Ｌｇとする時、幅Ｌｓ、長さ（Ｌｓ＋Ｌｇ）の整数倍＋
Ｌｓの拡散窓形状と、間隔Ｌｓ＋Ｌｇでの配置である。
これにより、他のＦＥＴ部分の配列を乱さないため、最
大限の効果が得られる。
【００２９】次に、ポリシリコンゲート６をマスクとし
たセルフアライン方式により、図１（２）に示すような
Ｐ型領域４及び７を形成する。つまり、Ｐ型領域４とＰ
型領域７を同一の拡散工程で、同じ拡散深さとなるよう
に形成する。
たセルフアライン方式により、図１（２）に示すような
Ｐ型領域４及び７を形成する。つまり、Ｐ型領域４とＰ
型領域７を同一の拡散工程で、同じ拡散深さとなるよう
に形成する。
【００３０】更に、Ｐ型領域４を除く各ユニットセル内
に、ソース領域８を従来技術により形成する。ここで、
Ｐ型領域４内にはチャネル領域は形成されない。
に、ソース領域８を従来技術により形成する。ここで、
Ｐ型領域４内にはチャネル領域は形成されない。
【００３１】最後に、ポリシリコンゲート６上に絶縁層
間膜９を形成し、各Ａｌ配線と接続させるためのコンタ
クトホールを開口し、配線を行なう。つまり、Ｐ型領域
４の両端はソースＡｌ配線１１と接続され、ソース電極
に接続される（図１（３）参照）。また、ゲートＡｌ配
線３は、ポリシリコンゲート６と配線下部Ｐ型領域拡散
窓１４に挟まれるＢ−Ｂ’断面上のコンタクトホール１
２において接続されている（図２（３）参照）。ここ
で、好ましくは、ゲートコンタクトホール１２をＬｓ＋
Ｌｇの間隔で配線下部Ｐ型領域拡散窓１４の間に配置す
る。
間膜９を形成し、各Ａｌ配線と接続させるためのコンタ
クトホールを開口し、配線を行なう。つまり、Ｐ型領域
４の両端はソースＡｌ配線１１と接続され、ソース電極
に接続される（図１（３）参照）。また、ゲートＡｌ配
線３は、ポリシリコンゲート６と配線下部Ｐ型領域拡散
窓１４に挟まれるＢ−Ｂ’断面上のコンタクトホール１
２において接続されている（図２（３）参照）。ここ
で、好ましくは、ゲートコンタクトホール１２をＬｓ＋
Ｌｇの間隔で配線下部Ｐ型領域拡散窓１４の間に配置す
る。
【００３２】本実施例の半導体装置の耐圧特性が良好で
あることを図３及び図４を参照して説明する。図３は、
絶縁ゲート膜厚が１２００［Å］の時のゲート耐量分布
のゲート配線下部構造による影響を示したものであり、
ゲート−ソース間に、或いはドレイン−ソース間を短絡
した時のゲート−ソース間に電圧を印加した場合の絶縁
ゲート膜破壊電圧［Ｖ］に対する個数の分布である。ま
た図４は、耐圧分布（１００［Ｖ］系）のゲート配線下
部構造による影響を示したものであり、ドレイン−ソー
ス間に電圧を印加した時のブレークダウン電圧［Ｖ］に
対する個数の分布である。尚、両図とも、（１）が従来
例、（２）が本実施例である。
あることを図３及び図４を参照して説明する。図３は、
絶縁ゲート膜厚が１２００［Å］の時のゲート耐量分布
のゲート配線下部構造による影響を示したものであり、
ゲート−ソース間に、或いはドレイン−ソース間を短絡
した時のゲート−ソース間に電圧を印加した場合の絶縁
ゲート膜破壊電圧［Ｖ］に対する個数の分布である。ま
た図４は、耐圧分布（１００［Ｖ］系）のゲート配線下
部構造による影響を示したものであり、ドレイン−ソー
ス間に電圧を印加した時のブレークダウン電圧［Ｖ］に
対する個数の分布である。尚、両図とも、（１）が従来
例、（２）が本実施例である。
【００３３】図３及び図４に示すように、本実施例は従
来例に比べて、絶縁ゲート膜破壊電圧及びブレークダウ
ン電圧共に向上しており、また、より安定した耐圧特性
を得ている。
来例に比べて、絶縁ゲート膜破壊電圧及びブレークダウ
ン電圧共に向上しており、また、より安定した耐圧特性
を得ている。
【００３４】以上、本実施例ではＮチャネルＭＯＳＦＥ
Ｔに関して説明したが、ＰチャネルＭＯＳＦＥＴ、或い
はＩＧＢＴ（絶縁ゲートトランジスタ）等の他のＭＯＳ
型トランジスタ全般についても同様に適用できることは
言うまでもない。更に、上記説明に使用したポリシリコ
ンは、あくまで便宜上の構成要素名であり、発明の適用
を限定するものではなく、全てのシリコンゲートにおい
て適用されるものであることを再度付記する。
Ｔに関して説明したが、ＰチャネルＭＯＳＦＥＴ、或い
はＩＧＢＴ（絶縁ゲートトランジスタ）等の他のＭＯＳ
型トランジスタ全般についても同様に適用できることは
言うまでもない。更に、上記説明に使用したポリシリコ
ンは、あくまで便宜上の構成要素名であり、発明の適用
を限定するものではなく、全てのシリコンゲートにおい
て適用されるものであることを再度付記する。
【００３５】
【発明の効果】以上のように本発明によれば、ゲート金
属配線下部の第２導電型第三半導体領域の形成に際し、
絶縁膜上に形成されたゲート電極材を格子状に開口した
拡散窓から第２導電型第三半導体領域を形成することし
たので、絶縁膜の膜質を向上させ、ゲート耐量を向上さ
せることができ、また、第２導電型第三半導体領域の下
部における空乏層の曲率変化をより小さくすることがで
き、より安定した耐圧特性を実現し得る半導体装置を提
供することができる。
属配線下部の第２導電型第三半導体領域の形成に際し、
絶縁膜上に形成されたゲート電極材を格子状に開口した
拡散窓から第２導電型第三半導体領域を形成することし
たので、絶縁膜の膜質を向上させ、ゲート耐量を向上さ
せることができ、また、第２導電型第三半導体領域の下
部における空乏層の曲率変化をより小さくすることがで
き、より安定した耐圧特性を実現し得る半導体装置を提
供することができる。
【００３６】また本発明によれば、ゲート電極材に接続
されるゲート金属配線を、第２導電型第三半導体領域に
挟まれた部分に設けられた絶縁膜の開口部で接続するよ
うにし、開口部の中心間隔を均等に配置することとした
ので、装置構造を均等にすることができ、製造プロセス
を容易にすると共に、より安定した耐圧特性を実現し得
る半導体装置を提供することができる。
されるゲート金属配線を、第２導電型第三半導体領域に
挟まれた部分に設けられた絶縁膜の開口部で接続するよ
うにし、開口部の中心間隔を均等に配置することとした
ので、装置構造を均等にすることができ、製造プロセス
を容易にすると共に、より安定した耐圧特性を実現し得
る半導体装置を提供することができる。
【００３７】また本発明によれば、第２導電型第三半導
体領域の拡散深さを、第２導電型第一半導体領域の拡散
深さと等しくなるように形成することとしたので、第２
導電型第三半導体領域の下部における空乏層の曲率変化
をより小さくすることができ、より安定した耐圧特性を
実現し得る半導体装置を提供することができる。
体領域の拡散深さを、第２導電型第一半導体領域の拡散
深さと等しくなるように形成することとしたので、第２
導電型第三半導体領域の下部における空乏層の曲率変化
をより小さくすることができ、より安定した耐圧特性を
実現し得る半導体装置を提供することができる。
【００３８】また本発明によれば、第２導電型第三半導
体領域とそれに近接する第２導電型第一半導体領域との
間隔を、他の第２導電型第一半導体領域相互の間隔に等
しくしたので、装置構造を均等にすることができ、製造
プロセスを容易にすると共に、より安定した耐圧特性を
実現し得る半導体装置を提供することができる。
体領域とそれに近接する第２導電型第一半導体領域との
間隔を、他の第２導電型第一半導体領域相互の間隔に等
しくしたので、装置構造を均等にすることができ、製造
プロセスを容易にすると共に、より安定した耐圧特性を
実現し得る半導体装置を提供することができる。
【００３９】また本発明によれば、第２導電型第三半導
体領域をソース金属配線と接続させ、チャネル領域が形
成されていない第２導電型第三半導体領域をソース電位
にしたので、ドレイン−ソース間に形成される接合ダイ
オードを積極的に使用する用途、例えばリカバリー時に
生じる破壊モードに対して有利な構造とした半導体装置
を提供することができる。
体領域をソース金属配線と接続させ、チャネル領域が形
成されていない第２導電型第三半導体領域をソース電位
にしたので、ドレイン−ソース間に形成される接合ダイ
オードを積極的に使用する用途、例えばリカバリー時に
生じる破壊モードに対して有利な構造とした半導体装置
を提供することができる。
【００４０】更に、本発明によれば、第２導電型第三半
導体領域及び第２導電型第一半導体領域を同一工程で形
成する。例えば、同一の拡散工程で同一の拡散深さの領
域を形成することとなり、より短縮された工程で、より
安定した耐圧特性を実現し得る半導体装置を提供するこ
とができる。
導体領域及び第２導電型第一半導体領域を同一工程で形
成する。例えば、同一の拡散工程で同一の拡散深さの領
域を形成することとなり、より短縮された工程で、より
安定した耐圧特性を実現し得る半導体装置を提供するこ
とができる。
【図１】図１（１）は本発明の半導体装置の平面図、図
１（２）及び（３）はＡ−Ａ’で切断した時の（ソース
領域上の）断面図であり、図１（２）はＰ型ベース領域
形成工程、図１（３）はＡｌ配線形成工程をそれぞれ説
明する図である。
１（２）及び（３）はＡ−Ａ’で切断した時の（ソース
領域上の）断面図であり、図１（２）はＰ型ベース領域
形成工程、図１（３）はＡｌ配線形成工程をそれぞれ説
明する図である。
【図２】図２（１）は本発明の半導体装置の平面図、図
２（２）及び（３）はＢ−Ｂ’で切断した時の（ゲート
コンタクトホール上の）断面図であり、図２（２）はＰ
型ベース領域形成工程、図２（３）はＡｌ配線形成工程
をそれぞれ説明する図である。
２（２）及び（３）はＢ−Ｂ’で切断した時の（ゲート
コンタクトホール上の）断面図であり、図２（２）はＰ
型ベース領域形成工程、図２（３）はＡｌ配線形成工程
をそれぞれ説明する図である。
【図３】ゲート耐量分布のゲート配線下部構造による影
響を説明する図であり、図３（１）は従来例、図３
（２）は実施例である。
響を説明する図であり、図３（１）は従来例、図３
（２）は実施例である。
【図４】耐圧分布（１００［Ｖ］系）のゲート配線下部
構造による影響を説明する図であり、図４（１）は従来
例、図４（２）は実施例である。
構造による影響を説明する図であり、図４（１）は従来
例、図４（２）は実施例である。
【図５】図５（１）は従来の半導体装置のゲートＡｌ配
線周辺の平面図であり、図５（２）はＡ−Ａ’で切断し
た時の（ソース領域を含む）断面図、図５（３）はＢ−
Ｂ’で切断した時の（ゲート領域を含む）断面図であ
る。
線周辺の平面図であり、図５（２）はＡ−Ａ’で切断し
た時の（ソース領域を含む）断面図、図５（３）はＢ−
Ｂ’で切断した時の（ゲート領域を含む）断面図であ
る。
１ … 高濃度シリコン基板（第１導電型半導体基板） ２ … 低濃度シリコン基板（第１導電型半導体基板） ３ … ゲートＡｌ配線（ゲート金属配線） ４ … ゲート配線下部Ｐ型領域（第２導電型第三半導
体領域） ５ … 絶縁ゲート酸化膜（絶縁膜） ６ … （ポリ）シリコンゲート（ゲート電極材） ７ … Ｐ型ベース領域（第２導電型第一半導体領域） ８ … ソース領域（第１導電型高濃度拡散第二半導体
領域） ９ … 絶縁層間膜（絶縁膜） １０ … ソースコンタクトホール（開口部） １１ … ソースＡｌ配線（ソース金属配線） １２ … ゲートコンタクトホール（開口部） １３ … 空乏層 １４ … 配線下部Ｐ型領域拡散窓 Ｌｓ … ユニットセル部におけるシリコンゲート開口
幅 Ｌｇ … ユニットセル間のシリコンゲート幅
体領域） ５ … 絶縁ゲート酸化膜（絶縁膜） ６ … （ポリ）シリコンゲート（ゲート電極材） ７ … Ｐ型ベース領域（第２導電型第一半導体領域） ８ … ソース領域（第１導電型高濃度拡散第二半導体
領域） ９ … 絶縁層間膜（絶縁膜） １０ … ソースコンタクトホール（開口部） １１ … ソースＡｌ配線（ソース金属配線） １２ … ゲートコンタクトホール（開口部） １３ … 空乏層 １４ … 配線下部Ｐ型領域拡散窓 Ｌｓ … ユニットセル部におけるシリコンゲート開口
幅 Ｌｇ … ユニットセル間のシリコンゲート幅
Claims (6)
- 【請求項１】 第１導電型半導体基板表面の一部に複数
個配列して形成された第２導電型第一半導体領域と、 前記第２導電型第一半導体領域内の表面の一部に形成さ
れた第１導電型高濃度拡散第二半導体領域と、 前記第１導電型高濃度拡散第二半導体領域の一部の表
面、及び前記第２導電型第一半導体領域が形成されてい
ない前記第１導電型半導体基板の一部の表面に渡って設
けられたゲート電極材と、 前記ゲート電極材を覆う絶縁膜と、 前記第１導電型高濃度拡散第二半導体領域及び前記第２
導電型第一半導体領域に接続されるソース金属配線と、 前記ゲート電極材の表面の一部が前記絶縁膜に設けられ
た開口部で接続されるゲート金属配線と、 前記ゲート金属配線下部の前記第１導電型半導体基板の
表面上に複数個分割形成される第２導電型第三半導体領
域とを有し、 前記第２導電型第三半導体領域は、当該第２導電型第三
半導体領域から前記第１導電型半導体基板に伸びる空乏
層が到達する範囲内に近接して配置されることを特徴と
する半導体装置。 - 【請求項２】 前記ゲート電極材に接続される前記ゲー
ト金属配線は、前記第２導電型第三半導体領域に挟まれ
た部分に設けられた前記絶縁膜の開口部で接続されるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第２導電型第三半導体領域の拡散深
さは、前記第２導電型第一半導体領域の拡散深さに等し
いことを特徴とする請求項１または２に記載の半導体装
置。 - 【請求項４】 前記第２導電型第三半導体領域とそれに
近接する前記第２導電型第一半導体領域との間隔は、他
の前記第２導電型第一半導体領域相互の間隔に等しいこ
とを特徴とする請求項１、２、または３に記載の半導体
装置。 - 【請求項５】 前記第２導電型第三半導体領域は、前記
ソース金属配線と接続されることを特徴とする請求項
１、２、３、または４に記載の半導体装置。 - 【請求項６】 前記第２導電型第三半導体領域及び前記
第２導電型第一半導体領域は、同一工程で形成されるこ
とを特徴とする請求項１、２、３、４、または５に記載
の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24164792A JP3150443B2 (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
| KR93018083A KR970006538B1 (en) | 1992-09-10 | 1993-09-09 | Semiconductor device |
| DE69306340T DE69306340T2 (de) | 1992-09-10 | 1993-09-10 | Gateverdrahtung für DMOSFET |
| EP93114567A EP0587176B1 (en) | 1992-09-10 | 1993-09-10 | Gate wiring of DMOSFET |
| US08/320,643 US5420450A (en) | 1992-09-10 | 1994-10-11 | Semiconductor device having stable breakdown voltage in wiring area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24164792A JP3150443B2 (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697451A true JPH0697451A (ja) | 1994-04-08 |
| JP3150443B2 JP3150443B2 (ja) | 2001-03-26 |
Family
ID=17077430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24164792A Expired - Lifetime JP3150443B2 (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5420450A (ja) |
| EP (1) | EP0587176B1 (ja) |
| JP (1) | JP3150443B2 (ja) |
| KR (1) | KR970006538B1 (ja) |
| DE (1) | DE69306340T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1331238C (zh) * | 2001-09-19 | 2007-08-08 | 株式会社东芝 | 半导体装置及其制造方法 |
Families Citing this family (8)
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|---|---|---|---|---|
| US5640430A (en) * | 1993-09-02 | 1997-06-17 | Motorola, Inc. | Method for detecting valid data in a data stream |
| JP3163910B2 (ja) * | 1994-08-31 | 2001-05-08 | 富士電機株式会社 | 絶縁ゲート型サイリスタ |
| US5510281A (en) * | 1995-03-20 | 1996-04-23 | General Electric Company | Method of fabricating a self-aligned DMOS transistor device using SiC and spacers |
| US6096610A (en) * | 1996-03-29 | 2000-08-01 | Intel Corporation | Transistor suitable for high voltage circuit |
| US5748025A (en) * | 1996-03-29 | 1998-05-05 | Intel Corporation | Method and apparatus for providing high voltage with a low voltage CMOS integrated circuit |
| JPH10107061A (ja) * | 1996-10-02 | 1998-04-24 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| FR2768858B1 (fr) * | 1997-09-22 | 2001-10-12 | Sgs Thomson Microelectronics | Structure de plot de grille d'un transistor vertical de type mos ou igbt |
| US5981999A (en) * | 1999-01-07 | 1999-11-09 | Industrial Technology Research Institute | Power trench DMOS with large active cell density |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688362A (en) * | 1979-12-19 | 1981-07-17 | Toshiba Corp | Vertical type power mos transistor |
| JPS57153468A (en) * | 1981-03-18 | 1982-09-22 | Toshiba Corp | Insulated gate type field effect transistor |
| JPS5949056A (ja) * | 1982-09-13 | 1984-03-21 | Nippon Telegr & Teleph Corp <Ntt> | フアクシミリ宛名書き発信蓄積変換方法 |
| JPS60171771A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
| JPS6384070A (ja) * | 1986-09-26 | 1988-04-14 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| EP0279403A3 (en) * | 1987-02-16 | 1988-12-07 | Nec Corporation | Vertical mos field effect transistor having a high withstand voltage and a high switching speed |
| US4920388A (en) * | 1987-02-17 | 1990-04-24 | Siliconix Incorporated | Power transistor with integrated gate resistor |
| JPS63252480A (ja) * | 1987-04-09 | 1988-10-19 | Mitsubishi Electric Corp | 縦形モス電界効果トランジスタ |
| JPH0235780A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electron Corp | 縦型ｍｏｓ電界効果トランジスタ |
| JPH02143566A (ja) * | 1988-11-25 | 1990-06-01 | Toshiba Corp | 二重拡散形絶縁ゲート電界効果トランジスタ |
| JPH0541523A (ja) * | 1991-08-05 | 1993-02-19 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1992
- 1992-09-10 JP JP24164792A patent/JP3150443B2/ja not_active Expired - Lifetime
-
1993
- 1993-09-09 KR KR93018083A patent/KR970006538B1/ko not_active Expired - Lifetime
- 1993-09-10 DE DE69306340T patent/DE69306340T2/de not_active Expired - Lifetime
- 1993-09-10 EP EP93114567A patent/EP0587176B1/en not_active Expired - Lifetime
-
1994
- 1994-10-11 US US08/320,643 patent/US5420450A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1331238C (zh) * | 2001-09-19 | 2007-08-08 | 株式会社东芝 | 半导体装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69306340T2 (de) | 1997-04-30 |
| EP0587176A3 (ja) | 1994-04-20 |
| US5420450A (en) | 1995-05-30 |
| EP0587176B1 (en) | 1996-12-04 |
| JP3150443B2 (ja) | 2001-03-26 |
| EP0587176A2 (en) | 1994-03-16 |
| KR970006538B1 (en) | 1997-04-29 |
| DE69306340D1 (de) | 1997-01-16 |
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