JPH0541523A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0541523A JPH0541523A JP3195389A JP19538991A JPH0541523A JP H0541523 A JPH0541523 A JP H0541523A JP 3195389 A JP3195389 A JP 3195389A JP 19538991 A JP19538991 A JP 19538991A JP H0541523 A JPH0541523 A JP H0541523A
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- gate wiring
- semiconductor device
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
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- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
- H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
-
- H—ELECTRICITY
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- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、主として縦型で絶縁ゲート構造を
有する半導体装置において、ゲート配線下の電界集中に
より高耐圧化が困難である点を解決する構造を提供する
ものである。 【構成】 この発明は前述の目的のために、縦型で絶縁
ゲート構造をもつ半導体装置において、ゲート電極に沿
って配するソースセルのチャネル領域層をゲート配線下
までのばし、隣あうチャネル領域層の間隔を一定に保つ
ようにしたものである。
有する半導体装置において、ゲート配線下の電界集中に
より高耐圧化が困難である点を解決する構造を提供する
ものである。 【構成】 この発明は前述の目的のために、縦型で絶縁
ゲート構造をもつ半導体装置において、ゲート電極に沿
って配するソースセルのチャネル領域層をゲート配線下
までのばし、隣あうチャネル領域層の間隔を一定に保つ
ようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、縦形で絶縁ゲート構造
を持つ半導体装置のゲート電極取り出しのゲート配線部
の構造に関するものである。
を持つ半導体装置のゲート電極取り出しのゲート配線部
の構造に関するものである。
【０００２】
【従来の技術】従来縦型で絶縁ゲート構造を持つ半導体
装置の代表的なものである縦型ＭＯＳＦＥＴは図２に示
すような構造をしている。図２（ａ）はパターン図、
（ｂ）は（ａ）図のＣ−Ｃ断面図である。第一導電型
（図ではＮ型）半導体基板１上に、同一型の低不純物濃
度のエピタキシャル層２を成長させ、その表面にゲート
酸化膜４を介して複数のＰｏｌｙ−Ｓｉ等のゲート膜３
を形成する。そのゲート膜３に、ある一定の間隔をもっ
て開口部１１を設け、その開口部１１のゲート端をマス
クとしたセルフアラインにより、第二導電型（図ではＰ
型）のチャネル層５、第一導電型（図ではＮ型）のソー
ス層６を形成する。また、素子破壊耐量を向上させるＰ
型高濃度領域７をチャネル領域内に形成する。このチャ
ネル層５とソース層６の接合深さの差がチャネル部とな
る。その後ＰＳＧ膜等の中間絶縁膜８を形成し、ソース
コンタクト部、ゲートコンタクト部の開口部を設けソー
ス電極、ゲート電極取り出しのメタル配線９を形成す
る。ドレイン電極に関しては半導体基板の裏面となるた
め裏面にもメタル電極が形成される。
装置の代表的なものである縦型ＭＯＳＦＥＴは図２に示
すような構造をしている。図２（ａ）はパターン図、
（ｂ）は（ａ）図のＣ−Ｃ断面図である。第一導電型
（図ではＮ型）半導体基板１上に、同一型の低不純物濃
度のエピタキシャル層２を成長させ、その表面にゲート
酸化膜４を介して複数のＰｏｌｙ−Ｓｉ等のゲート膜３
を形成する。そのゲート膜３に、ある一定の間隔をもっ
て開口部１１を設け、その開口部１１のゲート端をマス
クとしたセルフアラインにより、第二導電型（図ではＰ
型）のチャネル層５、第一導電型（図ではＮ型）のソー
ス層６を形成する。また、素子破壊耐量を向上させるＰ
型高濃度領域７をチャネル領域内に形成する。このチャ
ネル層５とソース層６の接合深さの差がチャネル部とな
る。その後ＰＳＧ膜等の中間絶縁膜８を形成し、ソース
コンタクト部、ゲートコンタクト部の開口部を設けソー
ス電極、ゲート電極取り出しのメタル配線９を形成す
る。ドレイン電極に関しては半導体基板の裏面となるた
め裏面にもメタル電極が形成される。
【０００３】ゲート電極取り出し構造は図２（ａ）の中
心部分に示すとおり、ソースとなる開口部を１列分設け
ず、ゲートコンタクト穴とゲート配線１０を形成する。
心部分に示すとおり、ソースとなる開口部を１列分設け
ず、ゲートコンタクト穴とゲート配線１０を形成する。
【０００４】ＯＮ動作に関しては、ゲート電極をチャネ
ル部が反転する電位とし、チャネルを形成することでお
こなわれる。ソース層の多数キャリアはチャネルを介し
て裏面のドレインに向って半導体基板を縦方向に流れ
る。これが縦型ＭＯＳＦＥＴと言われるゆえんである。
ル部が反転する電位とし、チャネルを形成することでお
こなわれる。ソース層の多数キャリアはチャネルを介し
て裏面のドレインに向って半導体基板を縦方向に流れ
る。これが縦型ＭＯＳＦＥＴと言われるゆえんである。
【０００５】ＯＦＦ動作に関しては、ゲート電位をソー
ス電位と同電位とし、チャネル部を反転させないことで
おこなう。エピタキシャル層２とチャネル層５のあいだ
は、逆電位となるため各チャネル層から空乏層が拡が
る。となり合う空乏層は一体化する程度の距離のため、
ソース電極下では、空乏層は一様に拡がり電界集中をお
こすことなく、高耐圧化に適した構造であった。
ス電位と同電位とし、チャネル部を反転させないことで
おこなう。エピタキシャル層２とチャネル層５のあいだ
は、逆電位となるため各チャネル層から空乏層が拡が
る。となり合う空乏層は一体化する程度の距離のため、
ソース電極下では、空乏層は一様に拡がり電界集中をお
こすことなく、高耐圧化に適した構造であった。
【０００６】
【発明が解決しようとする課題】しかしながら、ゲート
配線下にはチャネル層を設けておらず、空乏層の広がり
がソース電極下のように一様とはならない。従って、図
２に示すようにチャネル層の曲部からの空乏層の広がり
が電界集中をひきおこし、高耐圧化をさまたげる部分を
有していた。
配線下にはチャネル層を設けておらず、空乏層の広がり
がソース電極下のように一様とはならない。従って、図
２に示すようにチャネル層の曲部からの空乏層の広がり
が電界集中をひきおこし、高耐圧化をさまたげる部分を
有していた。
【０００７】この発明は以上述べた、ゲート配線下の電
界集中により高耐圧化が困難であるという問題点を除去
するために、ゲート配線下にもエピタキシャル層とは異
なる第二導電型の領域層を設け、隣あう第二導電型層の
距離がアクティブエリア内では常に一定となるように
し、空乏層の広がりを一様にするようにしたものであ
る。このようにしたことで耐圧の決定要因は、アクティ
ブエリア端の高耐圧化構造のみとなり、容易に高耐圧化
が可能となる。
界集中により高耐圧化が困難であるという問題点を除去
するために、ゲート配線下にもエピタキシャル層とは異
なる第二導電型の領域層を設け、隣あう第二導電型層の
距離がアクティブエリア内では常に一定となるように
し、空乏層の広がりを一様にするようにしたものであ
る。このようにしたことで耐圧の決定要因は、アクティ
ブエリア端の高耐圧化構造のみとなり、容易に高耐圧化
が可能となる。
【０００８】
【課題を解決するための手段】この発明は前述の目的の
ために、縦型で絶縁ゲート構造を持つ半導体装置におい
て、ゲート電極に沿って配するソースセルのチャネル領
域層をゲート配線下までのばし、隣あうチャネル領域層
の間隔を一定に保つようにしたものである。
ために、縦型で絶縁ゲート構造を持つ半導体装置におい
て、ゲート電極に沿って配するソースセルのチャネル領
域層をゲート配線下までのばし、隣あうチャネル領域層
の間隔を一定に保つようにしたものである。
【０００９】
【作用】本発明は前述したように、ゲート配線下にソー
スセルと共通なチャネル領域を形成するようにしたの
で、高耐圧化が容易に実現することが出来る。
スセルと共通なチャネル領域を形成するようにしたの
で、高耐圧化が容易に実現することが出来る。
【００１０】
【実施例】図１は、本発明の一実施例を示すＮチャネル
縦形ＭＯＳＦＥＴのパターン図（ａ）と断面図（ｂ）
（ｃ）であり、（ｂ）はＡ−Ａ断面図、（ｃ）はＢ−Ｂ
断面図である。
縦形ＭＯＳＦＥＴのパターン図（ａ）と断面図（ｂ）
（ｃ）であり、（ｂ）はＡ−Ａ断面図、（ｃ）はＢ−Ｂ
断面図である。
【００１１】Ｎ型高濃度半導体基板１上にＮ型低濃度エ
ピタキシャル層２を成長させ、その表面に１０００Å程
度のゲート酸化膜４を介してＰｏｌｙ−Ｓｉ等のゲート
膜３を形成する。そのゲート膜に、２０μｍ□程度四角
形等の開口部１１を２０μｍ程度の一定の間隔をもって
設け（ゲート膜が複数となる）。開口部のゲート端をマ
スクとしたセルフアラインにより、Ｐ型導電型のチャネ
ル領域５を形成する（ここまでは従来通りである）。こ
のとき、ゲート配線１０に沿って配する開口部をゲート
配線１０の部分まで伸ばすようにするため長方形にパタ
ーニングし、Ｐ型導電型領域をそのゲート配線１０下に
も形成する（１５）。また従来同様、ゲート端をマスク
としたＮ型高濃度ソース領域６、素子破壊耐量を向上さ
せるＰ型高濃度領域７をチャネル領域内に形成する。
ピタキシャル層２を成長させ、その表面に１０００Å程
度のゲート酸化膜４を介してＰｏｌｙ−Ｓｉ等のゲート
膜３を形成する。そのゲート膜に、２０μｍ□程度四角
形等の開口部１１を２０μｍ程度の一定の間隔をもって
設け（ゲート膜が複数となる）。開口部のゲート端をマ
スクとしたセルフアラインにより、Ｐ型導電型のチャネ
ル領域５を形成する（ここまでは従来通りである）。こ
のとき、ゲート配線１０に沿って配する開口部をゲート
配線１０の部分まで伸ばすようにするため長方形にパタ
ーニングし、Ｐ型導電型領域をそのゲート配線１０下に
も形成する（１５）。また従来同様、ゲート端をマスク
としたＮ型高濃度ソース領域６、素子破壊耐量を向上さ
せるＰ型高濃度領域７をチャネル領域内に形成する。
【００１２】この後の工程は従来と全く同様にＰＳＧ等
の中間絶縁膜８成生、ゲートコンタクト、メタル配線９
といった工程を施す。さらにドレイン電極となる裏面に
メタル蒸着膜が形成される。
の中間絶縁膜８成生、ゲートコンタクト、メタル配線９
といった工程を施す。さらにドレイン電極となる裏面に
メタル蒸着膜が形成される。
【００１３】このような構造とすることでゲート・ソー
ス間を同電位とするＯＦＦ特性時には、空乏層がゲート
配線１０下においても一様に広がるようになり容易に高
耐圧化が図れる。
ス間を同電位とするＯＦＦ特性時には、空乏層がゲート
配線１０下においても一様に広がるようになり容易に高
耐圧化が図れる。
【００１４】なお本発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づき種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
ではなく、本発明の趣旨に基づき種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
【００１５】例えば次のような変形例があげられる。
【００１６】（１） 図１においては、ゲート配線１０
に沿ったソースセルを左右交互に利用して、ゲート配線
１０下にＰ型チャネル層１５を伸しているが、第２の実
施例として図３に示すように、どちらか一方を利用する
パターンとしてもよい。また第３の実施例として図４に
示すように、左右のソースセルをぶつけるようなパター
ンにしてもよい。要はゲート配線１０下にソースセル部
と共通なチャネル層１５が配していればよい。
に沿ったソースセルを左右交互に利用して、ゲート配線
１０下にＰ型チャネル層１５を伸しているが、第２の実
施例として図３に示すように、どちらか一方を利用する
パターンとしてもよい。また第３の実施例として図４に
示すように、左右のソースセルをぶつけるようなパター
ンにしてもよい。要はゲート配線１０下にソースセル部
と共通なチャネル層１５が配していればよい。
【００１７】（２） 図１においてはゲート配線１０に
沿ったソースセルから長方形にゲート配線１０下にＰ型
チャネル層１５を伸ばしているが、第４の実施例として
図５に示すように、ハンマーのような形状としても良
い。要は左右のソースセルと同一領域となれば良い。
沿ったソースセルから長方形にゲート配線１０下にＰ型
チャネル層１５を伸ばしているが、第４の実施例として
図５に示すように、ハンマーのような形状としても良
い。要は左右のソースセルと同一領域となれば良い。
【００１８】（３） 図１においては、Ｎチャネル縦型
ＭＯＳＦＥＴを示しているがＰチャネル縦型ＭＯＳＦＥ
Ｔにおいても全く同様なことが言える。
ＭＯＳＦＥＴを示しているがＰチャネル縦型ＭＯＳＦＥ
Ｔにおいても全く同様なことが言える。
【００１９】（４） 図１においては縦型ＭＯＳＦＥＴ
を示しているが、類似素子として知られる絶縁ゲート型
バイポーラトランジスタ（ＩＧＢＴ）においても同様な
効果が得られる。
を示しているが、類似素子として知られる絶縁ゲート型
バイポーラトランジスタ（ＩＧＢＴ）においても同様な
効果が得られる。
【００２０】
【発明の効果】以上詳細に述べてきたとおり、本発明に
よればゲート配線下にソースセルと共通なチャネル領域
を形成したので、ゲート・ソース間を同電位とするＯＦ
Ｆ特性時には空乏層がゲート配線下にも広がり高耐圧化
が容易に実現することが出来る。特に低耐圧のものは、
空乏層の広がりが少ないため、本発明は非常に有効とな
る。
よればゲート配線下にソースセルと共通なチャネル領域
を形成したので、ゲート・ソース間を同電位とするＯＦ
Ｆ特性時には空乏層がゲート配線下にも広がり高耐圧化
が容易に実現することが出来る。特に低耐圧のものは、
空乏層の広がりが少ないため、本発明は非常に有効とな
る。
【図１】本発明の実施例の工程断面図。
【図２】従来例の構造図。
【図３】本発明の第２の実施例。
【図４】本発明の第３の実施例。
【図５】本発明の第４の実施例。
１ 半導体基板 ２ Ｎ型エピタキシャル層 ３ ゲート膜 ４ ゲート酸化膜 ５，１５ Ｐ型導電型領域 ６ ソース領域 ７ Ｐ型領域 ８ 中間絶縁膜 ９ メタル配線 １０ ゲート電極配線 １１ 開口部
Claims (1)
- 【請求項１】 第１導電型の半導体基板の表面に、酸化
膜を介して複数のゲート電極であるゲート膜が形成さ
れ、該ゲート膜間の開口部の前記半導体基板内に第２導
電型領域と、第１導電型のソース領域が形成されてお
り、前記ゲート電極を取り出すゲート配線が設けられて
いる半導体装置において、 該ゲート配線下に第２導電型の領域が形成されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195389A JPH0541523A (ja) | 1991-08-05 | 1991-08-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3195389A JPH0541523A (ja) | 1991-08-05 | 1991-08-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541523A true JPH0541523A (ja) | 1993-02-19 |
Family
ID=16340345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195389A Pending JPH0541523A (ja) | 1991-08-05 | 1991-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541523A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0587176A3 (ja) * | 1992-09-10 | 1994-04-20 | Toshiba Kk | |
| US7539962B2 (en) * | 2004-09-08 | 2009-05-26 | Kabushiki Kaisha Toshiba | Pattern data correcting method, photo mask manufacturing method, semiconductor device manufacturing method, program and semiconductor device |
| US8723259B2 (en) | 2009-02-24 | 2014-05-13 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
-
1991
- 1991-08-05 JP JP3195389A patent/JPH0541523A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0587176A3 (ja) * | 1992-09-10 | 1994-04-20 | Toshiba Kk | |
| US5420450A (en) * | 1992-09-10 | 1995-05-30 | Kabushiki Kaisha Toshiba | Semiconductor device having stable breakdown voltage in wiring area |
| US7539962B2 (en) * | 2004-09-08 | 2009-05-26 | Kabushiki Kaisha Toshiba | Pattern data correcting method, photo mask manufacturing method, semiconductor device manufacturing method, program and semiconductor device |
| US8723259B2 (en) | 2009-02-24 | 2014-05-13 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
| US10418444B2 (en) | 2009-02-24 | 2019-09-17 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
| US10886372B2 (en) | 2009-02-24 | 2021-01-05 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990928 |