JPS63252480A - 縦形モス電界効果トランジスタ - Google Patents

縦形モス電界効果トランジスタ

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JPS63252480A
JPS63252480A JP62089104A JP8910487A JPS63252480A JP S63252480 A JPS63252480 A JP S63252480A JP 62089104 A JP62089104 A JP 62089104A JP 8910487 A JP8910487 A JP 8910487A JP S63252480 A JPS63252480 A JP S63252480A
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JP
Japan
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region
effect transistor
vertical mos
mos field
electric field
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JP62089104A
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English (en)
Inventor
Yoshiaki Hisamoto
好明 久本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、縦形モス電界効果トランジスタ（縦形ＭＯ
Ｓ　ＦＥＴ　）に関するものである。
〔従来の技術〕
第２図は従来の縦形ＭＯ５ＦＥＴを示す。図において、
１はｎ形（第１導電形）基板、２はｍｌ記基板１の一ノ
ｊの主面に形成したｎゝドレン領域、３は前記基板の他
方の主面に７トリクス状に形成したｐ（第２導電形）チ
ャンネル領域、４はこのＰチャンネル領域に形成された
ｎソース＠域、５は隣り合うｐチャンネルの間の主面と
ｎソース領域の一部を覆うように形成した酸化膜、６は
この酸化膜の上に形成したゲート電極、７はこのゲート
電極を覆うように形成した絶縁膜、８は前記ｎソース領
域５に取り付けたソース電極である。
従来の縦形モス電界効果トランジスタは上記のように構
成したから、縦形モス電界効果トランジスタのしきい値
より高い正電位をゲート電極６に印加すると、Ｐチャン
ネル領域３の表面部分がｎチャンネルに反転し、電流は
第２図（ｈ）。
（Ｃ）の破線で示すように、ｎ＋ドレン領域２から、ま
ず、ゲート電極６に向って縦方向に流れ、ついで、隣り
合うｐチャンネル領域３間の領域で向きを変え、前記ｎ
チャンネルを通ってｎソース領域５に至る。
第２図（ｂ）に、ゲート電極に印加した電位がしきい値
に達しない時、すなわちＯＦＦ状憇に発生ずる空乏層を
一点鎖線で示す。
〔発明が解決しようとする問題点〕
従来の縦形モス電界効果トランジスタは、第２図（ａ）
に示すように、複数のＰチャンネル領域３をマトリクス
状に形成したから、第２図（ｂ）のＡ２〜Ａ２線断面図
に示す隣り合うｐチャンネル領域３間の距離と、第２図
（ｅ）の８２−８２線断面図に示す隣り合うｐチャンネ
ル領域３間の距離との比は、ｔ：ｆ了で、ｐチャンネル
領域３間の距離が異なるため、ＯＦＦ状憇におけるＰチ
ャンネル領域３間での空乏層の拡がりは、一定にならな
い。その結果、第２図（Ｃ）に一点鎖線で示すように、
各Ｐチャンネル領域３か゛ら等距離の位置に、電界が集
中し、その電界が集中する箇所では、なだれ降伏電圧か
低くなるという問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、高耐圧の縦形モス電界効果トランジスタを
得ることを目的とする。
（問題点を解決するための手段〕 この発明に係る縦形モス電界効果トランジスタは、第１
導電形基板の一方の１簡に第１導電形のドレンを、他方
の主１ｎ１にマトリックス状に配置したチャンネル領域
と、このチャンネル領域内に第１導電形のソースとを有
し、かつ、面記チャンネル間の基板表面にゲートを有す
る縦形モス電界効果トランジスタであって、電界が集中
する領域に、第２導電形の領域を設けたものである。
（作用） この発明によって形成した第２導電形の領域は、電界が
集中する領域に、前記電界と逆方向に所定の電界を形成
し、空乏層の拡がりをほぼ一定にする。
（実施例） 第１図はこの発明の−・実施例を示す。図において、１
〜８は第２図と同一部分を示す。１０は第２導電形の領
域としての１層領域で、電界集中領域、すなわち、各ｐ
チャンネル領域３から等距離の位置に形成してあり、前
記電界と逆方向に所定の電界を発生するものである。
この実施例の縦形モス電界効果トランジスタは、各ｐチ
ャンネル領域３から等距離の位置に９層領域１０を形成
する構成にしたから、このｐＭＩＪ領域１０近傍の電界
は、９層領域１０が形成する電界により相殺され、第１
図（Ｃ）に一点鎖線で示すように、空乏層の拡がりはほ
ぼ一定になる。
（発明の効果〕 以上説明したように、この発明によれば、電界集中領域
に、前記電界と逆方向に所定の電界を発生する構成にし
たので、空乏層の拡がりがほぼ一定になり、高耐圧の縦
形モス電界効果トランジスタを得ることができるいう効
果がある。
【図面の簡単な説明】
第１Ｍはこの発明の一実施例を示す図で、第１図（ａ）
は縦形モス電界効果トランジスタの一部破断乎面図、第
１図（ｂ）は第１図（ａ）に示すＡ、−Ａ、線断面図、
第１図（Ｃ）は第１図（ａ）に示すＢ、−Ｂ、線断面図
である。第２図は従来の縦形モス電界効果トランジスタ
を示す図で、第２図（ａ）は一部破断乎面図、第２図（
ｂ）は第２図（ａ）に示すＡ２−Ａ２線断面図、第２図
（Ｃ）は第２図（ａ）に示すＢ２−８２線断面図である
。 図において、１は口形基板、２はｎ“トレン領域、３は
Ｐチャンネル領域、４はｎソース領域、６はゲート電極
、１０はｐＨ領域である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 第１導電形基板の一方の主面に第１導電形のドレンを、
    他方の主面にマトリックス状に配置した第２導電形のチ
    ャンネル領域と、このチャンネル領域内に第１導電形の
    ソースとを有し、かつ、前記チャンネル間の基板表面に
    ゲートを有する縦形モス電界効果トランジスタにおいて
    、電界が集中する領域に、第２導電形の領域を備えたこ
    とを特徴とする縦形モス電界効果トランジスタ。
JP62089104A 1987-04-09 1987-04-09 縦形モス電界効果トランジスタ Pending JPS63252480A (ja)

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