JPH0710098B2 - 光電変換素子の蓄積信号処理装置 - Google Patents
光電変換素子の蓄積信号処理装置Info
- Publication number
- JPH0710098B2 JPH0710098B2 JP62027267A JP2726787A JPH0710098B2 JP H0710098 B2 JPH0710098 B2 JP H0710098B2 JP 62027267 A JP62027267 A JP 62027267A JP 2726787 A JP2726787 A JP 2726787A JP H0710098 B2 JPH0710098 B2 JP H0710098B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- accumulation
- level
- gain
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B7/00—Mountings, adjusting means, or light-tight connections, for optical elements
- G02B7/28—Systems for automatic generation of focusing signals
- G02B7/36—Systems for automatic generation of focusing signals using image sharpness techniques, e.g. image processing techniques for generating autofocus signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Vision & Pattern Recognition (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Automatic Focus Adjustment (AREA)
Description
【発明の詳細な説明】 （発明の利用分野） 本発明は、カメラのパッシブ方式の焦点検出装置等に用
いられる、光電変換素子の蓄積信号処理装置の改良に関
するものである。
いられる、光電変換素子の蓄積信号処理装置の改良に関
するものである。
（発明の背景） 従来のこの種の装置の一例として、例えば特開昭61−16
7916号が掲げられるが、この装置には複数画素（以後ビ
ットと記す）から成るCCD等のセンサとは別に、該セン
サより適度なレベルの像信号が出力される様にする目的
から、その近傍に像の平均的な明るさ（入射光の平均輝
度値）をモニターするモニター用センサが配置されてお
り、この提案では、前記モニター用センサの光電流によ
る積分値が予め設定されている所定レベルに達した時点
でこの時の信号蓄積を確実に終了させるべき必要性が述
べられた後、それを実現するための構成が記されてい
る。ところが、前記モニター用センサの受光領域は前記
センサのライン長の例えば65％の長さをもつ長方形状を
しており、この為同じピーク輝度値をもつ入射光であっ
ても、前記モニター用センサの受光領域の全面に入射し
ている場合と一部に入射している場合とではその時の積
分出力は異なってくることになる。したがって、前記モ
ニター用センサの光電流による積分値が所定レベルに達
した時点で蓄積を確実に終了するような構成にしたとし
ても、その時の入射光面積によって前記モニター用セン
サの出力が変動し、その結果入射光輝度パターンに対応
した信号蓄積に正確さを欠いてしまう危険性があった。
また、必ずしも蓄積される信号のレベルが前記センサ或
いはその出力段側に配置されるA/D変換器のダイナミッ
クレンジ内に抑まるとは限らない。つまり、その時のピ
ーク輝度値が前記A/D変換器のダイナミックレンジを越
えてしまう等、入射光輝度パターンに対応した信号の蓄
積を行えない恐れがある。
7916号が掲げられるが、この装置には複数画素（以後ビ
ットと記す）から成るCCD等のセンサとは別に、該セン
サより適度なレベルの像信号が出力される様にする目的
から、その近傍に像の平均的な明るさ（入射光の平均輝
度値）をモニターするモニター用センサが配置されてお
り、この提案では、前記モニター用センサの光電流によ
る積分値が予め設定されている所定レベルに達した時点
でこの時の信号蓄積を確実に終了させるべき必要性が述
べられた後、それを実現するための構成が記されてい
る。ところが、前記モニター用センサの受光領域は前記
センサのライン長の例えば65％の長さをもつ長方形状を
しており、この為同じピーク輝度値をもつ入射光であっ
ても、前記モニター用センサの受光領域の全面に入射し
ている場合と一部に入射している場合とではその時の積
分出力は異なってくることになる。したがって、前記モ
ニター用センサの光電流による積分値が所定レベルに達
した時点で蓄積を確実に終了するような構成にしたとし
ても、その時の入射光面積によって前記モニター用セン
サの出力が変動し、その結果入射光輝度パターンに対応
した信号蓄積に正確さを欠いてしまう危険性があった。
また、必ずしも蓄積される信号のレベルが前記センサ或
いはその出力段側に配置されるA/D変換器のダイナミッ
クレンジ内に抑まるとは限らない。つまり、その時のピ
ーク輝度値が前記A/D変換器のダイナミックレンジを越
えてしまう等、入射光輝度パターンに対応した信号の蓄
積を行えない恐れがある。
また、入射光の輝度がかなり低い場合に蓄積した信号を
例えばカメラの焦点状態検出に用いた場合と輝度が高い
時に蓄積した信号を用いた場合とでは、焦点検出結果は
前者の方が精度の面ではるかに落ちることになるが、こ
の様な場合における有効な対策は今だ実現されていない
のが現状である。
例えばカメラの焦点状態検出に用いた場合と輝度が高い
時に蓄積した信号を用いた場合とでは、焦点検出結果は
前者の方が精度の面ではるかに落ちることになるが、こ
の様な場合における有効な対策は今だ実現されていない
のが現状である。
（発明の目的） 本発明の目的は、上述した問題を解決し、蓄積信号が飽
和してしまうといったことを防止すると共に、高輝度時
の応答性はもちろん、低輝度等の応答性をも向上させな
がら、低輝度時の蓄積信号の精度を良好なものにするこ
とのできる光電変換素子の蓄積信号処理装置を提供する
ことである。
和してしまうといったことを防止すると共に、高輝度時
の応答性はもちろん、低輝度等の応答性をも向上させな
がら、低輝度時の蓄積信号の精度を良好なものにするこ
とのできる光電変換素子の蓄積信号処理装置を提供する
ことである。
（発明の特徴） 上記目的を達成するために、本発明は、蓄積開始信号に
応答して入射光束に応じた信号の蓄積動作を開始する複
数の光電部を有する信号蓄積型光電変換素子と、該光電
変換素子の各光電部での各蓄積信号の内のピーク信号を
検知するピーク検知回路と、該ピーク信号と第一の基準
レベルとを比較する比較回路と、蓄積動作開始から所定
時間が経過した時点において前記比較回路にて前記ピー
ク信号が前記第一の基準レベルに達していないと判定さ
れた時、前記光電変換素子にて蓄積された信号を読み出
す読み出し用アンプ回路のゲインを第一のゲインとな
し、一方前記ピーク信号が前記第一の基準レベルに達し
ていると判定された時、前記アンプ回路のゲインを前記
第一のゲインより小な第二のゲインとなすゲイン決定回
路と、蓄積動作開始から所定時間が経過した時点におい
て前記比較回路にて前記ピーク信号が前記第一の基準レ
ベルに達していないと判定された時、ピーク信号が第一
の蓄積レベルに達するまでの蓄積動作にて得られた蓄積
信号を前記アンプ回路にて読み出させ、一方前記ピーク
信号が前記第一の基準レベルに達していると判定された
時、前記ピーク信号が前記第一の蓄積レベルより大な第
二の蓄積レベルに達するまでの蓄積動作にて得られた蓄
積信号を前記アンプ回路にて読み出させる読み出し制御
回路とを設けたことを特徴とする。
応答して入射光束に応じた信号の蓄積動作を開始する複
数の光電部を有する信号蓄積型光電変換素子と、該光電
変換素子の各光電部での各蓄積信号の内のピーク信号を
検知するピーク検知回路と、該ピーク信号と第一の基準
レベルとを比較する比較回路と、蓄積動作開始から所定
時間が経過した時点において前記比較回路にて前記ピー
ク信号が前記第一の基準レベルに達していないと判定さ
れた時、前記光電変換素子にて蓄積された信号を読み出
す読み出し用アンプ回路のゲインを第一のゲインとな
し、一方前記ピーク信号が前記第一の基準レベルに達し
ていると判定された時、前記アンプ回路のゲインを前記
第一のゲインより小な第二のゲインとなすゲイン決定回
路と、蓄積動作開始から所定時間が経過した時点におい
て前記比較回路にて前記ピーク信号が前記第一の基準レ
ベルに達していないと判定された時、ピーク信号が第一
の蓄積レベルに達するまでの蓄積動作にて得られた蓄積
信号を前記アンプ回路にて読み出させ、一方前記ピーク
信号が前記第一の基準レベルに達していると判定された
時、前記ピーク信号が前記第一の蓄積レベルより大な第
二の蓄積レベルに達するまでの蓄積動作にて得られた蓄
積信号を前記アンプ回路にて読み出させる読み出し制御
回路とを設けたことを特徴とする。
（発明の実施例） 第１図は本発明の一実施例を示すブロック図であり、１
は像信号Vo（蓄積電荷）出力とは別に該像信号Voのピー
ク信号Vp及び暗信号Vdを出力し得る複数ビットから成る
ラインセンサで、具体的な構成例は第２図を用いて後述
する。
は像信号Vo（蓄積電荷）出力とは別に該像信号Voのピー
ク信号Vp及び暗信号Vdを出力し得る複数ビットから成る
ラインセンサで、具体的な構成例は第２図を用いて後述
する。
２は、前記ラインセンサ１より入力するピーク信号Vp及
び暗信号Vdより該暗信号Vdによる雑音成分を除去したピ
ーク検出信号Viを算出し、該ピーク検出信号Viと後述す
るマイクロコンピュータ（以後マイコンと記す）より送
られてくるバスBUS1,BUS2に基づいて決定される基準電
圧V1,V2とで蓄積時間を制御するために必要な利得制御
信号AGCL,AGCHを発生する利得制御信号発生部2a（詳細
は後述）、前記利得制御信号にAGCL,AGCH及びマイコン
より送られてくるリセット信号RSET,クロックCLK,蓄積
終了強制信号INTENDに基づいて信号φt,蓄積終了信号Ti
nTE,利得選択信号Hgin,Lginを生成する、蓄積の終了時
期の制御と利得選択を行う蓄積時間制御・利得選択部2b
（詳細は後述）、及びマイコンより送られてくるサンプ
ル信号DSAMPLE,SSAMPLEと前記利得選択信号Hgin,Lginに
基づいて前記ラインセンサ１にて読み取られた像信号Vo
を増幅する像信号増幅部2c（詳細は後述）を備えた信号
処理回路である。
び暗信号Vdより該暗信号Vdによる雑音成分を除去したピ
ーク検出信号Viを算出し、該ピーク検出信号Viと後述す
るマイクロコンピュータ（以後マイコンと記す）より送
られてくるバスBUS1,BUS2に基づいて決定される基準電
圧V1,V2とで蓄積時間を制御するために必要な利得制御
信号AGCL,AGCHを発生する利得制御信号発生部2a（詳細
は後述）、前記利得制御信号にAGCL,AGCH及びマイコン
より送られてくるリセット信号RSET,クロックCLK,蓄積
終了強制信号INTENDに基づいて信号φt,蓄積終了信号Ti
nTE,利得選択信号Hgin,Lginを生成する、蓄積の終了時
期の制御と利得選択を行う蓄積時間制御・利得選択部2b
（詳細は後述）、及びマイコンより送られてくるサンプ
ル信号DSAMPLE,SSAMPLEと前記利得選択信号Hgin,Lginに
基づいて前記ラインセンサ１にて読み取られた像信号Vo
を増幅する像信号増幅部2c（詳細は後述）を備えた信号
処理回路である。
３は前記ラインセンサ１及び信号処理回路２等の制御を
行う１チップマイコンであり、内部に前記利得制御信号
発生部2aへ伝送するバスBUS1,BUS2の内容等を記憶して
いるEEPROM、読み込んだ像信号や最長蓄積時間MAXINT及
び遮光されたビットの順番を示す所定値DARK等を記憶す
る他、蓄積時間を1msの単位でカウントするカウンタ（I
NTCNT）及び前記ラインセンサ１における暗信号或いは
像信号の読み取りを終えたビットの数値をカウントする
カウンタ（bitCNT）等の機能としても用いられるRAM、
前記像信号増幅部2cより送られてくるアナログ値である
像信号ADsigをディジタル値の像信号に変換するA/D変換
部、及び後述する「像信号入力」ルーチン等が書き込ま
れているROM等を備えている。
行う１チップマイコンであり、内部に前記利得制御信号
発生部2aへ伝送するバスBUS1,BUS2の内容等を記憶して
いるEEPROM、読み込んだ像信号や最長蓄積時間MAXINT及
び遮光されたビットの順番を示す所定値DARK等を記憶す
る他、蓄積時間を1msの単位でカウントするカウンタ（I
NTCNT）及び前記ラインセンサ１における暗信号或いは
像信号の読み取りを終えたビットの数値をカウントする
カウンタ（bitCNT）等の機能としても用いられるRAM、
前記像信号増幅部2cより送られてくるアナログ値である
像信号ADsigをディジタル値の像信号に変換するA/D変換
部、及び後述する「像信号入力」ルーチン等が書き込ま
れているROM等を備えている。
ここで、前記第１図を用いて全体の概略動作を説明する
と、まずマイコン３より像信号の蓄積動作開始指示を示
す各種信号がラインセンサ１に送られると、該ラインセ
ンサ１では像信号蓄積動作（入射光を光電変換して電荷
として蓄積する動作）が行われると共に、その時の像信
号のピーク信号Vp及び暗信号Vd算出が行われ、これら各
信号は信号処理回路２へ出力される。信号処理回路２は
マイコン３より送られてくる各種信号（BUS1,BUS2）及
び前記各信号に基づいて、前記ラインセンサ１にて行な
われている蓄積動作の終了時間を決定（φｔ）し、該時
間が経過すると前記ラインセンサ１による蓄積動作を終
了させ且つその事をマイコン３へ知らせる（TinTE）と
共に、その後に送られてくる像信号Voの増幅率の決定
（Hgin,Lgin）等を行う。
と、まずマイコン３より像信号の蓄積動作開始指示を示
す各種信号がラインセンサ１に送られると、該ラインセ
ンサ１では像信号蓄積動作（入射光を光電変換して電荷
として蓄積する動作）が行われると共に、その時の像信
号のピーク信号Vp及び暗信号Vd算出が行われ、これら各
信号は信号処理回路２へ出力される。信号処理回路２は
マイコン３より送られてくる各種信号（BUS1,BUS2）及
び前記各信号に基づいて、前記ラインセンサ１にて行な
われている蓄積動作の終了時間を決定（φｔ）し、該時
間が経過すると前記ラインセンサ１による蓄積動作を終
了させ且つその事をマイコン３へ知らせる（TinTE）と
共に、その後に送られてくる像信号Voの増幅率の決定
（Hgin,Lgin）等を行う。
次に、マイコン３より蓄積信号（読み取った像信号）の
送出指示を示す信号が前記ラインセンサ１にビット毎に
順次送られると、ラインセンサ１は蓄積信号を像信号Vo
として順次信号処理回路２へ出力する。一方信号処理回
路２は順次送られてくる前記像信号Voをマイコン３の指
示（DSAMPLE,SSAMPLE）により一旦保持し、且つ前記決
定した増幅率によりそれぞれ各ビット毎に該像信号Voの
増幅を行い、アナログ値の像信号ADsigとしてマイコン
３のA/D変換部へ順次出力する。マイコン３は該信号をR
AM内に格納する。
送出指示を示す信号が前記ラインセンサ１にビット毎に
順次送られると、ラインセンサ１は蓄積信号を像信号Vo
として順次信号処理回路２へ出力する。一方信号処理回
路２は順次送られてくる前記像信号Voをマイコン３の指
示（DSAMPLE,SSAMPLE）により一旦保持し、且つ前記決
定した増幅率によりそれぞれ各ビット毎に該像信号Voの
増幅を行い、アナログ値の像信号ADsigとしてマイコン
３のA/D変換部へ順次出力する。マイコン３は該信号をR
AM内に格納する。
以上で全ビットの像信号入力動作が終了することにな
り、例えば前記各回路がカメラのパッシブ方式の自動焦
点検出装置に配置されていたとすると、その後マイコン
３は前記像信号（RAM内に格納されている）に基づいて
その時の焦点状態を演算し、それ演算結果を不図示の撮
影レンズ駆動回路へ出力する。以後、前記と同様の動作
が繰り返される。
り、例えば前記各回路がカメラのパッシブ方式の自動焦
点検出装置に配置されていたとすると、その後マイコン
３は前記像信号（RAM内に格納されている）に基づいて
その時の焦点状態を演算し、それ演算結果を不図示の撮
影レンズ駆動回路へ出力する。以後、前記と同様の動作
が繰り返される。
次に、第2,3図に示す各回路の具体的な構成及びそこで
の動作を詳述するが、その前に第４図を用いて本実施例
における主要部分、つまり蓄積動作の終了時期の制御及
び蓄積された像信号Voの読み込み制御のやり方を説明す
る。
の動作を詳述するが、その前に第４図を用いて本実施例
における主要部分、つまり蓄積動作の終了時期の制御及
び蓄積された像信号Voの読み込み制御のやり方を説明す
る。
第４図において、，，はラインセンサ１に当る入
射光輝度が異なる場合を示すグラフであり、入射光輝度
の高低は言うまでもなく、＞＞の順番である。又
Toは蓄積動作開始後の所定時間を示している。
射光輝度が異なる場合を示すグラフであり、入射光輝度
の高低は言うまでもなく、＞＞の順番である。又
Toは蓄積動作開始後の所定時間を示している。
１）蓄積動作開始後、所定時間To以前に基準電圧V2（詳
細は後述するがマイコン３内のA/D変換部のダイマミッ
クレンジに近い値（飽和電圧位）に予め設定されてい
る）にその時のピーク検出信号Viが達した場合（の様
なケース） ピーク検出信号Vi（＝Vp−Vd）が基準電圧V2に達する時
刻t1に蓄積を終了させる。これはA/D変換部のダイマミ
ックレンジを越えてしまい、正確な像信号の読み込みが
できないといった不都合を解消するためと、高輝度時の
応答性を満足させるためである。また、この場合の各ビ
ット毎の像信号Voの増幅率は、１倍とする。
細は後述するがマイコン３内のA/D変換部のダイマミッ
クレンジに近い値（飽和電圧位）に予め設定されてい
る）にその時のピーク検出信号Viが達した場合（の様
なケース） ピーク検出信号Vi（＝Vp−Vd）が基準電圧V2に達する時
刻t1に蓄積を終了させる。これはA/D変換部のダイマミ
ックレンジを越えてしまい、正確な像信号の読み込みが
できないといった不都合を解消するためと、高輝度時の
応答性を満足させるためである。また、この場合の各ビ
ット毎の像信号Voの増幅率は、１倍とする。
２）蓄積動作開始後、所定時間To以後に基準電圧V2にそ
の時のピーク検出信号Viが達した場合（の様なケー
ス） ピーク検出信号Viが基準電圧V2に達するまで蓄積動作を
続行させ、その後基準電圧V2に達した時刻t2時に蓄積を
終了させる。また、この場合の各ビット毎の像信号Voの
増幅率は、１倍とする。
の時のピーク検出信号Viが達した場合（の様なケー
ス） ピーク検出信号Viが基準電圧V2に達するまで蓄積動作を
続行させ、その後基準電圧V2に達した時刻t2時に蓄積を
終了させる。また、この場合の各ビット毎の像信号Voの
増幅率は、１倍とする。
３）蓄積動作開始後、所定時間Toが経過しても基準電圧
V1（詳細は後述するがこの値は低輝度時における応答性
等を考慮して予め設定されている）にその時のピーク検
出信号Viが達した場合（の様なケース） ピーク検出信号Viが基準電圧V1に達するまで蓄積動作を
続行させ、その後基準電圧V1に達した時刻t3時に蓄積を
終了させる。また、この場合の各ビット毎の像信号Voの
増幅率は、V2/V1倍とする。つまり、この場合のピーク
検出信号Viは基準電圧V1と等しいわけで、このようなピ
ーク検出信号Viをもつ各ビット毎の像信号Voをそのまま
（１倍で）A/D変換部へ出力した場合、例えば精度の良
い焦点状態の検出が行えないことになる。そこで前記
１）,2）の場合と同じピーク検出信号Viをもつ各ビット
毎の像信号Voとして出力し、応答性を満足させながら且
つ精度の面においても満足させ得るようにしている。
V1（詳細は後述するがこの値は低輝度時における応答性
等を考慮して予め設定されている）にその時のピーク検
出信号Viが達した場合（の様なケース） ピーク検出信号Viが基準電圧V1に達するまで蓄積動作を
続行させ、その後基準電圧V1に達した時刻t3時に蓄積を
終了させる。また、この場合の各ビット毎の像信号Voの
増幅率は、V2/V1倍とする。つまり、この場合のピーク
検出信号Viは基準電圧V1と等しいわけで、このようなピ
ーク検出信号Viをもつ各ビット毎の像信号Voをそのまま
（１倍で）A/D変換部へ出力した場合、例えば精度の良
い焦点状態の検出が行えないことになる。そこで前記
１）,2）の場合と同じピーク検出信号Viをもつ各ビット
毎の像信号Voとして出力し、応答性を満足させながら且
つ精度の面においても満足させ得るようにしている。
また、上記の蓄積動作の終了時期の制御とは別に、蓄積
動作の終了が強制的に決定される場合がある。それはマ
イコン３より蓄積終了強制信号INTENDが送られてきた場
合（詳細は後述）であり、該信号入力により蓄積動作が
終了する。通常この信号は最長蓄積時間を決めるために
用いられ、（T0×V2/V1）より長くとられている。
動作の終了が強制的に決定される場合がある。それはマ
イコン３より蓄積終了強制信号INTENDが送られてきた場
合（詳細は後述）であり、該信号入力により蓄積動作が
終了する。通常この信号は最長蓄積時間を決めるために
用いられ、（T0×V2/V1）より長くとられている。
以下、上記の如き制御を実現するための各回路の具体的
な構成及びそこでの動作説明を行う。
な構成及びそこでの動作説明を行う。
第２図は前記ラインセンサ１の構成例を示すものであ
る。
る。
該ラインセンサ１を成すものとして、暗信号を得るため
にアルミニウムで周囲が遮光された遮光ビットS1及び入
射する光の輝度パターンに相当する光信号を読み取るた
めの開口ビットS2〜Snが並設されている。
にアルミニウムで周囲が遮光された遮光ビットS1及び入
射する光の輝度パターンに相当する光信号を読み取るた
めの開口ビットS2〜Snが並設されている。
各ビットのキャパシタ電極ａは端子103に共通に接続さ
れ、コレクタ電極ｂには一定の正電圧が印加される。ま
たリセットMOSトランジスタの電極ｃは接地され、ゲー
ト電極ｄは端子105に共通に接続されている。さらに各
ビットのエミッタ電極e1は垂直ラインL1〜Lnに夫々接続
されており、各垂直ラインはトランジスタTa1〜Tanを介
して電荷蓄積用キャパシタC1〜Cnに接続されると共に、
トランジスタT1〜Tnを介して出力信号線110に接続され
ている。出力信号線110はリセットトランジスタTs1を介
して接地され、且つアンプ107に接続されているトラン
ジスタT1〜Tnのゲート電極は端子101を介してシフトパ
ルスφspが入力される走査回路106の並列出力端子に夫
々接続されており、該トランジスタT1〜Tnは前記走査回
路106に従って順次オン状態となる。
れ、コレクタ電極ｂには一定の正電圧が印加される。ま
たリセットMOSトランジスタの電極ｃは接地され、ゲー
ト電極ｄは端子105に共通に接続されている。さらに各
ビットのエミッタ電極e1は垂直ラインL1〜Lnに夫々接続
されており、各垂直ラインはトランジスタTa1〜Tanを介
して電荷蓄積用キャパシタC1〜Cnに接続されると共に、
トランジスタT1〜Tnを介して出力信号線110に接続され
ている。出力信号線110はリセットトランジスタTs1を介
して接地され、且つアンプ107に接続されているトラン
ジスタT1〜Tnのゲート電極は端子101を介してシフトパ
ルスφspが入力される走査回路106の並列出力端子に夫
々接続されており、該トランジスタT1〜Tnは前記走査回
路106に従って順次オン状態となる。
垂直ラインL1〜LnはトランジスタTb1〜Tbnを介して接地
され、各トランジスタのゲート電極は端子104に共通に
接続されている。遮光ビットS1のエミッタ電極e2はライ
ン112に接続され、該ライン112はトランジスタTs2を介
して接地されていると共に、アンプ109に接続されてい
る。開口ビットS2〜Snの各エミッタ電極e2はライン111
に接続され、該ライン111はトランジスタTs3を介して接
地されていると共に、アンプ108に接続されている。ま
た、トランジスタTs2及びTs3の各ゲート電極は端子104
に接続されている。
され、各トランジスタのゲート電極は端子104に共通に
接続されている。遮光ビットS1のエミッタ電極e2はライ
ン112に接続され、該ライン112はトランジスタTs2を介
して接地されていると共に、アンプ109に接続されてい
る。開口ビットS2〜Snの各エミッタ電極e2はライン111
に接続され、該ライン111はトランジスタTs3を介して接
地されていると共に、アンプ108に接続されている。ま
た、トランジスタTs2及びTs3の各ゲート電極は端子104
に接続されている。
上記の如き構成において、マイコン３より端子105に信
号φresが印加されると、各ビットのリセットMOSトラン
ジスタがオン状態となり、全てのビットのｐベース領域
の蓄積電荷が除去されてその電位が一定となる。続いて
端子104に信号φvrsが印加されると、トランジスタTb1
〜Tbn,Ts2及びTs3がオン状態となり、全てのエミッタ電
極e1,e2が接地されたことになる。さらに端子103に初期
化するためのパルスφｒが印加されると、既に述べた様
にｐベース領域の蓄積電荷が除去される。
号φresが印加されると、各ビットのリセットMOSトラン
ジスタがオン状態となり、全てのビットのｐベース領域
の蓄積電荷が除去されてその電位が一定となる。続いて
端子104に信号φvrsが印加されると、トランジスタTb1
〜Tbn,Ts2及びTs3がオン状態となり、全てのエミッタ電
極e1,e2が接地されたことになる。さらに端子103に初期
化するためのパルスφｒが印加されると、既に述べた様
にｐベース領域の蓄積電荷が除去される。
この状態から光信号の蓄積動作を開始させるために端子
105への信号φresの印加が停止され、且つ端子101を介
してシフトパルスφstが走査回路106に印加されると
（マイコン３により）、リセットMOSトランジスタがオ
フ状態となり、まず各ビットS2〜Snへの入射光量に対応
した光電変換動作が開始する。なお遮光ビットS1におい
ては暗信号が生じることになる。次に、前記動作により
生じる電荷をキャパシタC1〜Cnに蓄積させるためにまず
端子104へ信号φvrsの印加が停止されると、トランジス
タTb1〜Tbn,Ts2及びTs3がオフ状態となり、各ビットの
エミッタ電極e1,e2が浮遊状態となる。続いてマイコン
３により信号処理回路２を介して端子102に信号φｔが
印加されることになるが、これによりトランジスタTa1
〜Tanがオン状態となる。次いで端子103に読み出し用の
パルスφｒが印加されると、遮光ビットS1からは垂直ラ
インL1を介して暗信号が読み出されてキャパシタC1に蓄
積され、また開口ビットS2〜Snからは垂直ラインL2〜Ln
を介して入射光量に対応した信号が読み出されてキャパ
シタC2〜Cnに夫々蓄積される。
105への信号φresの印加が停止され、且つ端子101を介
してシフトパルスφstが走査回路106に印加されると
（マイコン３により）、リセットMOSトランジスタがオ
フ状態となり、まず各ビットS2〜Snへの入射光量に対応
した光電変換動作が開始する。なお遮光ビットS1におい
ては暗信号が生じることになる。次に、前記動作により
生じる電荷をキャパシタC1〜Cnに蓄積させるためにまず
端子104へ信号φvrsの印加が停止されると、トランジス
タTb1〜Tbn,Ts2及びTs3がオフ状態となり、各ビットの
エミッタ電極e1,e2が浮遊状態となる。続いてマイコン
３により信号処理回路２を介して端子102に信号φｔが
印加されることになるが、これによりトランジスタTa1
〜Tanがオン状態となる。次いで端子103に読み出し用の
パルスφｒが印加されると、遮光ビットS1からは垂直ラ
インL1を介して暗信号が読み出されてキャパシタC1に蓄
積され、また開口ビットS2〜Snからは垂直ラインL2〜Ln
を介して入射光量に対応した信号が読み出されてキャパ
シタC2〜Cnに夫々蓄積される。
その後信号処理回路２より端子102に蓄積終了を示す信
号φｔが印加される（詳細は後述する）と、トランジス
タTa1〜Tanがオフ状態となり、キャパシタC1或いはC2〜
Cnへの蓄積動作が終了する。そして端子101にシフトパ
ルスφspが順次印加されると、操作回路106によってト
ランジスタT1〜Tnが順次オン状態となり（尚走査回路10
6はシフトパルスφspが印加される毎にトランジスタT1
からTnへ順次いずれか１つをオン状態とするものであ
る）、オン状態となったトランジスタT1〜Tnに対応した
キャパシタC1〜Cnの電荷が出力信号線110及びアンプ107
を介して順次像信号Voとして信号処理回路２へ送出され
ることになる。またその直後に端子113に信号φhrsがマ
イコン３より印加されると、これに伴ってトランジスタ
Ts1がオン状態となり、出力信号線110の残留電荷が除去
される。
号φｔが印加される（詳細は後述する）と、トランジス
タTa1〜Tanがオフ状態となり、キャパシタC1或いはC2〜
Cnへの蓄積動作が終了する。そして端子101にシフトパ
ルスφspが順次印加されると、操作回路106によってト
ランジスタT1〜Tnが順次オン状態となり（尚走査回路10
6はシフトパルスφspが印加される毎にトランジスタT1
からTnへ順次いずれか１つをオン状態とするものであ
る）、オン状態となったトランジスタT1〜Tnに対応した
キャパシタC1〜Cnの電荷が出力信号線110及びアンプ107
を介して順次像信号Voとして信号処理回路２へ送出され
ることになる。またその直後に端子113に信号φhrsがマ
イコン３より印加されると、これに伴ってトランジスタ
Ts1がオン状態となり、出力信号線110の残留電荷が除去
される。
また、前記蓄積動作と並行してピーク信号Vpと暗信号Vd
の検出動作が行われることになる。すなわち、前記動作
時に端子103に印加される信号φｒにより、遮光ビットS
1から暗信号がライン112に読み出され、アンプ109を介
してVdとして出力され、又開口ビットS2〜Snからの信号
がライン111に読み出され、アンプ108を介してピーク信
号Vpとして、つまりライン111は前述したように共通に
接続されているために該ライン111には開口ビットS2〜S
nからの信号のピーク信号がアンプ108の出力側に現わ
れ、該ピーク信号がVpとして出力される。
の検出動作が行われることになる。すなわち、前記動作
時に端子103に印加される信号φｒにより、遮光ビットS
1から暗信号がライン112に読み出され、アンプ109を介
してVdとして出力され、又開口ビットS2〜Snからの信号
がライン111に読み出され、アンプ108を介してピーク信
号Vpとして、つまりライン111は前述したように共通に
接続されているために該ライン111には開口ビットS2〜S
nからの信号のピーク信号がアンプ108の出力側に現わ
れ、該ピーク信号がVpとして出力される。
第３図（Ａ）は前記利得制御信号発生部2aの構成例を示
すものであり、ここでは前述したように蓄積時間制御に
用いられる利得制御信号AGCL,AGCHが生成される。
すものであり、ここでは前述したように蓄積時間制御に
用いられる利得制御信号AGCL,AGCHが生成される。
つまり、前記暗信号Vd、ピーク信号VpがアンプANP1へ入
力し、暗信号Vdによる雑音成分を除去したピーク検出信
号Viを得るための（Vp−Vd）なる演算が行われ、得られ
たピーク検出信号ViはコンパレータCNP1,CNP2の非反転
入力端に出力される。一方、マイコン３より送られてく
るディジタル信号であるバスBUS1,BUS2がD/A変換器DA1,
DA2に入力し、ここで前記ピーク検出信号Viのしきい値
レベルとなるアナログ信号である基準電圧V1,V2（V1＜V
2）に変換され、前記コンパータCNP1,CNP2の反転入力端
に出力される。そして該コンパレータCNP1,CNP2により
前記各信号の比較が行われ、利得制御信号AGCL,AGCHが
発生する。尚、前記バスBUS1,BUS2は組み立て工程中等
に調整され、マイコン３のEEPROM内に記憶されている。
また、その内容、つまりまず基準電圧V2はマイコン３内
のA/D変換部のダイマミックレンジに近い値、すなわち
分解能を上げるために許容でき得る最大値に予め設定さ
れており、基準電圧V1は低輝度時における応答性、及び
暗信号のバラツキによる像信号への悪影響（蓄積時間が
長くなる程、暗信号のバラツキが生じてくる）を考慮し
て予め設定されている。
力し、暗信号Vdによる雑音成分を除去したピーク検出信
号Viを得るための（Vp−Vd）なる演算が行われ、得られ
たピーク検出信号ViはコンパレータCNP1,CNP2の非反転
入力端に出力される。一方、マイコン３より送られてく
るディジタル信号であるバスBUS1,BUS2がD/A変換器DA1,
DA2に入力し、ここで前記ピーク検出信号Viのしきい値
レベルとなるアナログ信号である基準電圧V1,V2（V1＜V
2）に変換され、前記コンパータCNP1,CNP2の反転入力端
に出力される。そして該コンパレータCNP1,CNP2により
前記各信号の比較が行われ、利得制御信号AGCL,AGCHが
発生する。尚、前記バスBUS1,BUS2は組み立て工程中等
に調整され、マイコン３のEEPROM内に記憶されている。
また、その内容、つまりまず基準電圧V2はマイコン３内
のA/D変換部のダイマミックレンジに近い値、すなわち
分解能を上げるために許容でき得る最大値に予め設定さ
れており、基準電圧V1は低輝度時における応答性、及び
暗信号のバラツキによる像信号への悪影響（蓄積時間が
長くなる程、暗信号のバラツキが生じてくる）を考慮し
て予め設定されている。
第３図（Ｂ）は前記蓄積時間制御・利得選択部2bの構成
例を示すものであり、ここでは前述したように蓄積の終
了時期の制御と像信号Voの利得選択が行われる。
例を示すものであり、ここでは前述したように蓄積の終
了時期の制御と像信号Voの利得選択が行われる。
カウンタ201はアンドゲートANDを介して、蓄積動作開始
と同時に入力されるクロックCLKのカウントを行い、所
定時間Toに達するとハイレベル（以後Ｈレベルと記す）
の信号を出力するものであり、所定時間Toに達するとイ
ンバータIN1の出力がローレベル（以後Ｌレベルと記
す）の信号を出力する様になるのでその後のクロックCL
Kは入力しない。アンドゲートAND1〜AND3の一入力端に
は、前記Ｈレベルの信号が遅延線202、インバータIN2を
介して入力しており、他の入力端には、前記利得制御信
号発生部2aよりの利得制御信号AGCL或いはAGCHが入力し
ている。従って、前述した第４図の〜の各場合をこ
の回路に適用してみると、 のようなケースには、蓄積動作が開始されてから所定
時間Toはまだ経過していないうちはインバータIN2の出
力はＨレベルであり、この時のピーク検出信号Viが基準
電圧V2に達すると利得制御信号AGCHがＨレベルとなるの
で、アンドゲートAND1の出力がＨレベルとなる。よって
該アンドゲートAND1の出力がＨレベル反転した時点（第
４図時刻t1）でオアゲートOR1及びインバータIN3を介し
て信号φｔがラインセンサ１へ出力され、蓄積が終了と
なる。また、この時の増幅率を決定するための利得選択
信号としては、利得制御信号AGCLがＨレベルであるの
で、Ｄフリップロップ203のＱ出力がＨレベルで、結局
増幅率１倍を示す利得選択信号Lginが選択出力（詳細は
後述）されることになる。
と同時に入力されるクロックCLKのカウントを行い、所
定時間Toに達するとハイレベル（以後Ｈレベルと記す）
の信号を出力するものであり、所定時間Toに達するとイ
ンバータIN1の出力がローレベル（以後Ｌレベルと記
す）の信号を出力する様になるのでその後のクロックCL
Kは入力しない。アンドゲートAND1〜AND3の一入力端に
は、前記Ｈレベルの信号が遅延線202、インバータIN2を
介して入力しており、他の入力端には、前記利得制御信
号発生部2aよりの利得制御信号AGCL或いはAGCHが入力し
ている。従って、前述した第４図の〜の各場合をこ
の回路に適用してみると、 のようなケースには、蓄積動作が開始されてから所定
時間Toはまだ経過していないうちはインバータIN2の出
力はＨレベルであり、この時のピーク検出信号Viが基準
電圧V2に達すると利得制御信号AGCHがＨレベルとなるの
で、アンドゲートAND1の出力がＨレベルとなる。よって
該アンドゲートAND1の出力がＨレベル反転した時点（第
４図時刻t1）でオアゲートOR1及びインバータIN3を介し
て信号φｔがラインセンサ１へ出力され、蓄積が終了と
なる。また、この時の増幅率を決定するための利得選択
信号としては、利得制御信号AGCLがＨレベルであるの
で、Ｄフリップロップ203のＱ出力がＨレベルで、結局
増幅率１倍を示す利得選択信号Lginが選択出力（詳細は
後述）されることになる。
のようなケースには、蓄積動作が開始されてから所定
時間Toが経過するとその出力はＨレベルであり、又この
時利得制御信号AGCLがＨレベルであるので、Ｄフリップ
ロップ203のＱ出力がＨレベルであり、この時のピーク
検出信号Viが基準電圧V2に達すると利得制御信号AGCHが
Ｈレベルとなるので、この場合アンドゲートAND2の出力
がＨレベルとなる。よって該アンドゲートAND2の出力が
Ｈレベル反転した時点（第４図時刻t2）でオアゲートOR
1及びインバータIN3を介して信号φｔがラインセンサ１
へ出力され、蓄積が終了となる。また、この時の増幅率
を決定するための利得選択信号としては、前記の如くＤ
フリップロップ203のＱ出力がＨレベルであるので、増
幅率１を示す利得選択信号Lginが選択出力されることに
なる。
時間Toが経過するとその出力はＨレベルであり、又この
時利得制御信号AGCLがＨレベルであるので、Ｄフリップ
ロップ203のＱ出力がＨレベルであり、この時のピーク
検出信号Viが基準電圧V2に達すると利得制御信号AGCHが
Ｈレベルとなるので、この場合アンドゲートAND2の出力
がＨレベルとなる。よって該アンドゲートAND2の出力が
Ｈレベル反転した時点（第４図時刻t2）でオアゲートOR
1及びインバータIN3を介して信号φｔがラインセンサ１
へ出力され、蓄積が終了となる。また、この時の増幅率
を決定するための利得選択信号としては、前記の如くＤ
フリップロップ203のＱ出力がＨレベルであるので、増
幅率１を示す利得選択信号Lginが選択出力されることに
なる。
のようなケースには、蓄積動作が開始されてから所定
時間Toが経過するとその出力はＨレベルであり、又この
時利得制御信号AGCLがＬレベルであるので、Ｄフリップ
ロップ203の出力がＨレベルであり、この時のピーク
検出信号Viが基準電圧V1に達すると利得制御信号AGCLが
Ｈレベルとなるので、この場合アンドゲートAND3の出力
がＨレベルとなる。よって該アンドゲートAND3の出力が
Ｈレベル反転した時点（第４図時刻t3）でオアゲートOR
1及びインバータIN3を介して信号φｔがラインセンサ１
へ出力され、蓄積が終了となる。また、この時の増幅率
を決定するための利得選択信号としては、前記の如くＤ
フリップロップ203の出力がＨレベルであり、この時
のピーク検出信号Viが基準電圧V1に達すると利得制御信
号AGCLがＨレベルとなるので、この場合アンドゲートAN
D3の出力がＨレベルとなる。よって該アンドゲートAND3
の出力がＨレベル反転した時点（第４図時刻t3）でオア
ゲートOR1及びインバータIN3を介して信号φｔがライン
センサ１へ出力され、蓄積が終了となる。また、この時
の増幅率を決定するための利得選択信号としては、前記
の如くＤフリップフロップ203の出力がＨレベルであ
るので、増幅率V2/V1倍を示す利得選択信号Hginが選択
出力（詳細は後述）されることになる。
時間Toが経過するとその出力はＨレベルであり、又この
時利得制御信号AGCLがＬレベルであるので、Ｄフリップ
ロップ203の出力がＨレベルであり、この時のピーク
検出信号Viが基準電圧V1に達すると利得制御信号AGCLが
Ｈレベルとなるので、この場合アンドゲートAND3の出力
がＨレベルとなる。よって該アンドゲートAND3の出力が
Ｈレベル反転した時点（第４図時刻t3）でオアゲートOR
1及びインバータIN3を介して信号φｔがラインセンサ１
へ出力され、蓄積が終了となる。また、この時の増幅率
を決定するための利得選択信号としては、前記の如くＤ
フリップロップ203の出力がＨレベルであり、この時
のピーク検出信号Viが基準電圧V1に達すると利得制御信
号AGCLがＨレベルとなるので、この場合アンドゲートAN
D3の出力がＨレベルとなる。よって該アンドゲートAND3
の出力がＨレベル反転した時点（第４図時刻t3）でオア
ゲートOR1及びインバータIN3を介して信号φｔがライン
センサ１へ出力され、蓄積が終了となる。また、この時
の増幅率を決定するための利得選択信号としては、前記
の如くＤフリップフロップ203の出力がＨレベルであ
るので、増幅率V2/V1倍を示す利得選択信号Hginが選択
出力（詳細は後述）されることになる。
また、前述したように蓄積終了強制信号INTEND（Ｈレベ
ルの）が送られてくることにより、オアゲートOR1及び
インバータIN3を介して信号φｔがラインセンサ１へ出
力され、蓄積が終了となることになる。又前記いずれの
場合においても、信号φｔが発生すると同時にＨレベル
の蓄積終了信号TinTEが発生し、マイコン３へ該信号が
出力される。
ルの）が送られてくることにより、オアゲートOR1及び
インバータIN3を介して信号φｔがラインセンサ１へ出
力され、蓄積が終了となることになる。又前記いずれの
場合においても、信号φｔが発生すると同時にＨレベル
の蓄積終了信号TinTEが発生し、マイコン３へ該信号が
出力される。
第３図（Ｃ）は前記像信号増幅部2cの構成例を示すもの
であり、ここでは前述したように前記利得制御信号発生
部2aよりの利得制御信号AGCL或いはAGCHに基づいた、像
信号Voの増幅が行われる。
であり、ここでは前述したように前記利得制御信号発生
部2aよりの利得制御信号AGCL或いはAGCHに基づいた、像
信号Voの増幅が行われる。
遮光ビットS1に生じた暗信号が像信号Voとして送られて
くると、この時マイコン３よりサンプル信号DSAMPLEが
送られてきている（詳細は後述）ので、サンプルホール
ド回路SH1によってその値が保持される。その後開口ビ
ットS2〜Snに生じた信号が順次像信号Voとして送られて
くると、この時マイコン３よりサンプル信号SSAMPLEが
送られきている（詳細は後述）ので、各ビット毎に、一
旦サンプルホールド回路SH2によってその値が保持さ
れ、その時前記利得制御信号発生部2aより送られてきて
いる利得制御信号AGCL或いはAGCHに対応した増幅率をも
つアンプANP4,ANP5によって適宜増幅され（尚増幅され
る信号は前記暗信号分が引かれた値である）、像信号AD
sigとして出力される。なお、前記利得制御信号AGCL或
いはAGCHは相補信号であり、一方がＨレベルの場合、も
う一方はＬレベルとなっている。またアンプANP4の増幅
率は既に示されているようにアンプANP5のV2/V1倍にほ
ぼ一致するように設定されている。
くると、この時マイコン３よりサンプル信号DSAMPLEが
送られてきている（詳細は後述）ので、サンプルホール
ド回路SH1によってその値が保持される。その後開口ビ
ットS2〜Snに生じた信号が順次像信号Voとして送られて
くると、この時マイコン３よりサンプル信号SSAMPLEが
送られきている（詳細は後述）ので、各ビット毎に、一
旦サンプルホールド回路SH2によってその値が保持さ
れ、その時前記利得制御信号発生部2aより送られてきて
いる利得制御信号AGCL或いはAGCHに対応した増幅率をも
つアンプANP4,ANP5によって適宜増幅され（尚増幅され
る信号は前記暗信号分が引かれた値である）、像信号AD
sigとして出力される。なお、前記利得制御信号AGCL或
いはAGCHは相補信号であり、一方がＨレベルの場合、も
う一方はＬレベルとなっている。またアンプANP4の増幅
率は既に示されているようにアンプANP5のV2/V1倍にほ
ぼ一致するように設定されている。
次に、マイコン３での動作を第5,6図に示すフローチャ
ートにより説明する。尚、第5,6図ともにサブルーチン
形式の表現となっているが、これは蓄積動作制御部分が
汎用性の高いものである事を示している。
ートにより説明する。尚、第5,6図ともにサブルーチン
形式の表現となっているが、これは蓄積動作制御部分が
汎用性の高いものである事を示している。
第５図に示す「像信号入力」ルーチンがコールされる
と、ステップ301よりの動作が開始される。
と、ステップ301よりの動作が開始される。
［ステップ301］ ここでは、ラインセンサ１に蓄積動
作を開始させるため、該ラインセンサ１へ各種制御信号
（φr,φvrs,φres等）を出力ポートCNTPORT′Ｓより出
力すると同時に、信号処理回路２へリセットパルスRSET
を出力する。このような信号が出力されることにより、
ラインセンサ１にて第２図を用いて説明したような蓄積
動作が行われる。また、信号処理回路２へ出力するバス
BUS1,BUS2をセットする。
作を開始させるため、該ラインセンサ１へ各種制御信号
（φr,φvrs,φres等）を出力ポートCNTPORT′Ｓより出
力すると同時に、信号処理回路２へリセットパルスRSET
を出力する。このような信号が出力されることにより、
ラインセンサ１にて第２図を用いて説明したような蓄積
動作が行われる。また、信号処理回路２へ出力するバス
BUS1,BUS2をセットする。
［ステップ302］ 蓄積時間を1msの単位でカウントする
カウンタとして用いられるRAM上に設定されている蓄積
時間カウンタINTCNTの内容を「０」にする（INTCNT←
０）。
カウンタとして用いられるRAM上に設定されている蓄積
時間カウンタINTCNTの内容を「０」にする（INTCNT←
０）。
［ステップ303］ 1msをカウントする1msタイマとして
も用いられているRAM上に設定された1msタイマをリセッ
トする。
も用いられているRAM上に設定された1msタイマをリセッ
トする。
［ステップ304］ 信号処理回路２より入力している蓄
積終了信号TinTEの状態を検知し、蓄積動作が終了した
か否かを、つまり蓄積終了信号TinTEがＨレベルである
かＬレベルであるかを調べ、Ｈレベルであると判断した
場合にはステップ310へ進み、Ｌレベルであると判断し
た場合にはステップ305へ進む。
積終了信号TinTEの状態を検知し、蓄積動作が終了した
か否かを、つまり蓄積終了信号TinTEがＨレベルである
かＬレベルであるかを調べ、Ｈレベルであると判断した
場合にはステップ310へ進み、Ｌレベルであると判断し
た場合にはステップ305へ進む。
［ステップ305］ 先にリセットした1msタイマが1msを
計時したか否かを調べ、経過していなければステップ30
4へ戻り、経過していればステップ306へ進む。尚参考ま
でに、前述したカウンタ201でカウントされる所定時間T
oは例えば10ms〜20ms位に設定されている。
計時したか否かを調べ、経過していなければステップ30
4へ戻り、経過していればステップ306へ進む。尚参考ま
でに、前述したカウンタ201でカウントされる所定時間T
oは例えば10ms〜20ms位に設定されている。
［ステップ306］ 蓄積時間カウンタINTCNTの内容を１
つカウントアップする（INTCNT←INTCNT＋１）。
つカウントアップする（INTCNT←INTCNT＋１）。
［ステップ307］ ここでは予め設定されている最長蓄
積時間MAXINTと蓄積時間カウンタINTCNTの内容との比較
を行い、蓄積時間カウンタINTCNTの内容が最長蓄積時間
MAXINT未満であれば（INTCNT＜MAXINT）ステップ303へ
戻り、再び蓄積動作の終了待ちとなる。また、そうでな
ければ（INTCNT≧MAXINT）ステップ308へ進む。
積時間MAXINTと蓄積時間カウンタINTCNTの内容との比較
を行い、蓄積時間カウンタINTCNTの内容が最長蓄積時間
MAXINT未満であれば（INTCNT＜MAXINT）ステップ303へ
戻り、再び蓄積動作の終了待ちとなる。また、そうでな
ければ（INTCNT≧MAXINT）ステップ308へ進む。
［ステップ308］ 前記ステップ307で蓄積時間が最長蓄
積時間MAXINTに達したと判断されたので、ここでは蓄積
動作を強制的に終了させるためにＨレベルの蓄積終了強
制信号INTENDを信号処理回路２へ出力する。
積時間MAXINTに達したと判断されたので、ここでは蓄積
動作を強制的に終了させるためにＨレベルの蓄積終了強
制信号INTENDを信号処理回路２へ出力する。
［ステップ309］ 蓄積動作が終了したので、次に像信
号の読み込みを行わせるために「像信号読み込み」ルー
チンをコールする。尚このルーチンにおける詳細は第６
図を用いて後述する。
号の読み込みを行わせるために「像信号読み込み」ルー
チンをコールする。尚このルーチンにおける詳細は第６
図を用いて後述する。
前記ステップ304にて蓄積終了信号TinTEがＨレベルであ
ると判断された場合にはステップ310へ進むことになる
が、ここでは以下の判断が行われる。
ると判断された場合にはステップ310へ進むことになる
が、ここでは以下の判断が行われる。
［ステップ310］ 蓄積時間カウンタINTCNTの内容が所
定時間Toを越えているか否かを調べ、越えている場合
（INTCNT＞To）にはステップ311へ進み、越えていない
場合（INTCNT≦To）にはステップ305へ戻り、所定直To
を越えるのを待つ。これは、第３図（Ｂ）中の利得選択
信号Lgin,Hginが所定時間Toの時点で決定されるためで
ある。
定時間Toを越えているか否かを調べ、越えている場合
（INTCNT＞To）にはステップ311へ進み、越えていない
場合（INTCNT≦To）にはステップ305へ戻り、所定直To
を越えるのを待つ。これは、第３図（Ｂ）中の利得選択
信号Lgin,Hginが所定時間Toの時点で決定されるためで
ある。
［ステップ311］ Ｈレベルの蓄積終了信号TinTEが入力
するのを待ち、入力することにより先のステップ309へ
進む。
するのを待ち、入力することにより先のステップ309へ
進む。
次に、第６図を用いて「像信号読み込み」ルーチンにつ
いて述べる。前記ステップ309にて「像信号読み込み」
ルーチンがコールされると、ステップ401よりの動作が
開始される。
いて述べる。前記ステップ309にて「像信号読み込み」
ルーチンがコールされると、ステップ401よりの動作が
開始される。
［ステップ401］ 前記ラインセンサ１における暗信号
或いは像信号の蓄積を終えたビットの数値をカウントす
るカウンタとして用いられているRAM上に設定されたビ
ット数計数カウンタbitCNTの内容を「０」にする（bitC
NT←０）。
或いは像信号の蓄積を終えたビットの数値をカウントす
るカウンタとして用いられているRAM上に設定されたビ
ット数計数カウンタbitCNTの内容を「０」にする（bitC
NT←０）。
［ステップ402］ ビットを１つシフトさせるための信
号φspをラインセンサ１の走査回路106へ送出する。
号φspをラインセンサ１の走査回路106へ送出する。
［ステップ403］ ここでは前記ビット数計数カウンタb
itCNTの内容とRAM内に記憶されている遮光ビットS1の順
番を示す所定値DARK（実施例では該ビットは第２図に示
すように先頭位置に配置されているので、DARK＝０であ
る）とを比較し、各値が等しければ（bitCNT＝DARK）ス
テップ404へ進み、等しくなければ（bitCNT≠DARK）ス
テップ408へ進む。従って、遮光ビットS1の読み出し時
にはステップ404へ進み、開口ビットS2〜Snの読み出し
時にはステップ405へ進むことになる。
itCNTの内容とRAM内に記憶されている遮光ビットS1の順
番を示す所定値DARK（実施例では該ビットは第２図に示
すように先頭位置に配置されているので、DARK＝０であ
る）とを比較し、各値が等しければ（bitCNT＝DARK）ス
テップ404へ進み、等しくなければ（bitCNT≠DARK）ス
テップ408へ進む。従って、遮光ビットS1の読み出し時
にはステップ404へ進み、開口ビットS2〜Snの読み出し
時にはステップ405へ進むことになる。
［ステップ404］ 信号処理回路２内の像信号増幅部2c
へサンプル信号DSAMPLEを送出する。これにより、前述
したように遮光ビットS1の電位（暗信号）が像信号増幅
部2c内のサンプルホールド回路SH1によって保持され
る。
へサンプル信号DSAMPLEを送出する。これにより、前述
したように遮光ビットS1の電位（暗信号）が像信号増幅
部2c内のサンプルホールド回路SH1によって保持され
る。
［ステップ405］ 信号処理回路２内の像信号増幅部2c
へサンプル信号SSAMPLEを送出する。これにより、前述
したように開口ビットS2〜Snの電位（像信号）が像信号
増幅部2c内のサンプルホールド回路SH2によって保持さ
れる。
へサンプル信号SSAMPLEを送出する。これにより、前述
したように開口ビットS2〜Snの電位（像信号）が像信号
増幅部2c内のサンプルホールド回路SH2によって保持さ
れる。
［ステップ406］ ビット数計数カウンタbitCNTの内容
を１つカウントアップする（bitCNT←bitCNT＋１）。
を１つカウントアップする（bitCNT←bitCNT＋１）。
［ステップ407］ 信号処理回路２より入力する像信号A
DsigをA/D変換部にてA/D変換してRAM内に格納する。そ
してRAMアドレスをインクリメントする。
DsigをA/D変換部にてA/D変換してRAM内に格納する。そ
してRAMアドレスをインクリメントする。
［ステップ408］ ここではビット数計数カウンタbitCN
Tの内容と予めRAM内に設定されている最大ビット値MAXb
it（開口ビットの総数値）との比較を行い、ビット数計
数カウンタbitCNTの内容が最大ビット値MAXbitを越えて
いない場合（bitCNT≦MAXbit）はステップ402へ戻り、
読み込み動作を繰り返す。また、ビット数計数カウンタ
bitCNTの内容が最大ビット値MAXbitを越えた場合（bitC
NT＞MAXbit）は前記第５図のステップ309へリターンす
る。
Tの内容と予めRAM内に設定されている最大ビット値MAXb
it（開口ビットの総数値）との比較を行い、ビット数計
数カウンタbitCNTの内容が最大ビット値MAXbitを越えて
いない場合（bitCNT≦MAXbit）はステップ402へ戻り、
読み込み動作を繰り返す。また、ビット数計数カウンタ
bitCNTの内容が最大ビット値MAXbitを越えた場合（bitC
NT＞MAXbit）は前記第５図のステップ309へリターンす
る。
本実施例によれば、A/D変換部等のダイナミックレンジ
を越えることのない値に予め設定されている基準電圧V2
に達した時点で蓄積動作を終了させるようにしているの
で、ラインセンサ１より出力される一連の像信号Voのピ
ーク値及びその近傍値がダイナミックレンジを越えてし
まうような事がなくなり、入射光輝度パターンに応じた
像信号を得ることができる。また、前述のように基準電
圧V2に達した時点で蓄積動作を終了させるようにしてい
るため、入射する光の輝度が高いような場合（第４図
のようなケース）、直ちに積分動作が終了することにな
り、応答性の良いものとなる。
を越えることのない値に予め設定されている基準電圧V2
に達した時点で蓄積動作を終了させるようにしているの
で、ラインセンサ１より出力される一連の像信号Voのピ
ーク値及びその近傍値がダイナミックレンジを越えてし
まうような事がなくなり、入射光輝度パターンに応じた
像信号を得ることができる。また、前述のように基準電
圧V2に達した時点で蓄積動作を終了させるようにしてい
るため、入射する光の輝度が高いような場合（第４図
のようなケース）、直ちに積分動作が終了することにな
り、応答性の良いものとなる。
また、入射する光の輝度が低いような場合（第４図の
ようなケース）、基準電圧V1に達した時点で積分動作を
終了するようにしているので、このような場合において
も応答性の良いものとなる他、読み取れる輝度範囲を拡
大することができる、つまりかなりの低輝度であるため
に従来においては最大蓄積時間MAXINTに引っかかってし
まうようなケースであっても、前記基準電圧V1をしきい
値レベルとして用いている為、読み取れる確率が高くな
る。さらに、基準電圧V1に達した時点で積分動作を終了
させた場合は、その時の一連の像信号VoをV2/V1倍する
ように、つまりピーク値が常に一定となるようにしてい
る為、該像信号の精度を向上させることができる。
ようなケース）、基準電圧V1に達した時点で積分動作を
終了するようにしているので、このような場合において
も応答性の良いものとなる他、読み取れる輝度範囲を拡
大することができる、つまりかなりの低輝度であるため
に従来においては最大蓄積時間MAXINTに引っかかってし
まうようなケースであっても、前記基準電圧V1をしきい
値レベルとして用いている為、読み取れる確率が高くな
る。さらに、基準電圧V1に達した時点で積分動作を終了
させた場合は、その時の一連の像信号VoをV2/V1倍する
ように、つまりピーク値が常に一定となるようにしてい
る為、該像信号の精度を向上させることができる。
（発明と実施例の対応） 図示実施例において、ラインセンサ１が本発明の光電変
換素子に、アンプ108がピーク検知回路に、コンパレー
タCNP1が比較回路に、像信号増幅部2cがアンプ回路に、
蓄積時間制御・利得選択部2bがゲイン決定回路に、マイ
クロコンピュータ３が読み出し制御回路に、それぞれ相
当する。
換素子に、アンプ108がピーク検知回路に、コンパレー
タCNP1が比較回路に、像信号増幅部2cがアンプ回路に、
蓄積時間制御・利得選択部2bがゲイン決定回路に、マイ
クロコンピュータ３が読み出し制御回路に、それぞれ相
当する。
（発明の効果） 以上説明したように、本発明によれば、蓄積動作開始か
ら所定時間が経過した時点においてピーク信号が第一の
基準レベルに達していないと判定された時、光電変換素
子にて蓄積された信号を読み出す読み出し用アンプ回路
のゲインを第一のゲインとなし、一方ピーク信号が第一
の基準レベルに達していると判定された時、アンプ回路
のゲインを第一のゲインより小な第二のゲインとなし、
蓄積動作開始から所定時間が経過した時点において比較
回路にてピーク信号が第一の基準レベルに達していない
と判定された時、ピーク信号が第一の蓄積レベルに達す
るまでの蓄積動作にて得られた蓄積信号をアンプ回路に
て読み出させ、一方ピーク信号が第一の基準レベルに達
していると判定された時、ピーク信号が第一の蓄積レベ
ルより大な第二の蓄積レベルに達するまでの蓄積動作に
て得られた蓄積信号をアンプ回路にて読み出させるよう
にしたから、蓄積信号が飽和してしまうといったことを
防止すると共に、高輝度の応答性はもちろん、低輝度時
の応答性をも向上させながら、低輝度時の蓄積信号の精
度を良好なものにすることができる。
ら所定時間が経過した時点においてピーク信号が第一の
基準レベルに達していないと判定された時、光電変換素
子にて蓄積された信号を読み出す読み出し用アンプ回路
のゲインを第一のゲインとなし、一方ピーク信号が第一
の基準レベルに達していると判定された時、アンプ回路
のゲインを第一のゲインより小な第二のゲインとなし、
蓄積動作開始から所定時間が経過した時点において比較
回路にてピーク信号が第一の基準レベルに達していない
と判定された時、ピーク信号が第一の蓄積レベルに達す
るまでの蓄積動作にて得られた蓄積信号をアンプ回路に
て読み出させ、一方ピーク信号が第一の基準レベルに達
していると判定された時、ピーク信号が第一の蓄積レベ
ルより大な第二の蓄積レベルに達するまでの蓄積動作に
て得られた蓄積信号をアンプ回路にて読み出させるよう
にしたから、蓄積信号が飽和してしまうといったことを
防止すると共に、高輝度の応答性はもちろん、低輝度時
の応答性をも向上させながら、低輝度時の蓄積信号の精
度を良好なものにすることができる。
第１図は本発明の一実施例を示す概略ブロック図、第２
図は第１図図示ラインセンサの構成例を示す回路図、第
３図（Ａ），（Ｂ），（Ｃ）は第１図図示信号処理回路
内の各部の構成例を示す回路図、第４図は蓄積時間制御
を説明するためのグラフ、第５図及び第６図は第１図図
示マイコンの動作を示すフローチャートである。 １……ラインセンサ、2a……利得制御信号発生部、2b…
…蓄積時間制御・利得選択部、2c……像信号増幅部、３
……マイコン、201……カウンタ、DA1,DA2……D/A変換
器、ANP1……アンプ、CNP1,CNP2……コンパレータ、203
……Ｄフリップロップ、202……遅延線、AND1〜AND3…
…アンドゲート、IN2,IN3……インバータ、OR……オア
ゲートOR、Vo……像信号、Vp……ピーク検出信号、φｔ
……信号、Hgin,Lgin……利得選択信号。
図は第１図図示ラインセンサの構成例を示す回路図、第
３図（Ａ），（Ｂ），（Ｃ）は第１図図示信号処理回路
内の各部の構成例を示す回路図、第４図は蓄積時間制御
を説明するためのグラフ、第５図及び第６図は第１図図
示マイコンの動作を示すフローチャートである。 １……ラインセンサ、2a……利得制御信号発生部、2b…
…蓄積時間制御・利得選択部、2c……像信号増幅部、３
……マイコン、201……カウンタ、DA1,DA2……D/A変換
器、ANP1……アンプ、CNP1,CNP2……コンパレータ、203
……Ｄフリップロップ、202……遅延線、AND1〜AND3…
…アンドゲート、IN2,IN3……インバータ、OR……オア
ゲートOR、Vo……像信号、Vp……ピーク検出信号、φｔ
……信号、Hgin,Lgin……利得選択信号。
Claims (1)
- 【請求項１】蓄積開始信号に応答して入射光束に応じた
信号の蓄積動作を開始する複数の光電部を有する信号蓄
積型光電変換素子と、該光電変換素子の各光電部での各
蓄積信号の内のピーク信号を検知するピーク検出回路
と、該ピーク信号と第一の基準レベルとを比較する比較
回路と、蓄積動作開始から所定時間が経過した時点にお
いて前記比較回路にて前記ピーク信号が前記第一の基準
レベルに達していないと判定された時、前記光電変換素
子にて蓄積された信号を読み出す読み出し用アンプ回路
のゲインを第一のゲインとなし、一方前記ピーク信号が
前記第一の基準レベルに達していると判定された時、前
記アンプ回路のゲインを前記第一のゲインより小な第二
のゲインとなすゲイン決定回路と、蓄積動作開始から所
定時間が経過して時点において前記比較回路にて前記ピ
ーク信号が前記第一の基準レベルに達していないと判定
された時、ピーク信号が第一の蓄積レベルに達するまで
の蓄積動作にて得られた蓄積信号を前記アンプ回路にて
読み出させ、一方前記ピーク信号が前記第一の基準レベ
ルに達していると判定された時、前記ピーク信号が前記
第一の蓄積レベルより大な第二の蓄積レベルに達するま
での蓄積動作にて得られた蓄積信号を前記アンプ回路に
て読み出させる読み出し制御回路とを設けたことを特徴
とする光電変換素子の蓄積信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027267A JPH0710098B2 (ja) | 1987-02-10 | 1987-02-10 | 光電変換素子の蓄積信号処理装置 |
| US07/151,714 US4870266A (en) | 1987-02-10 | 1988-02-03 | Photo signal storing sensor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62027267A JPH0710098B2 (ja) | 1987-02-10 | 1987-02-10 | 光電変換素子の蓄積信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63196181A JPS63196181A (ja) | 1988-08-15 |
| JPH0710098B2 true JPH0710098B2 (ja) | 1995-02-01 |
Family
ID=12216301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62027267A Expired - Fee Related JPH0710098B2 (ja) | 1987-02-10 | 1987-02-10 | 光電変換素子の蓄積信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4870266A (ja) |
| JP (1) | JPH0710098B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0627847B1 (en) * | 1993-05-28 | 2001-04-11 | Canon Kabushiki Kaisha | Photoelectric conversion device |
| JP2696676B2 (ja) * | 1994-12-26 | 1998-01-14 | 京セラ株式会社 | イメージセンサーの出力装置 |
| JPH09129864A (ja) | 1995-10-30 | 1997-05-16 | Canon Inc | 半導体装置及びそれを用いた半導体回路、相関演算装置、信号処理システム |
| US5838176A (en) * | 1996-07-11 | 1998-11-17 | Foveonics, Inc. | Correlated double sampling circuit |
| AU2937300A (en) * | 1999-03-04 | 2000-09-21 | Vision Sciences, Inc. | Image sensor's unit cell with individually controllable electronic shutter circuit |
| US6693670B1 (en) * | 1999-07-29 | 2004-02-17 | Vision - Sciences, Inc. | Multi-photodetector unit cell |
| EP1303978A4 (en) * | 2000-07-05 | 2006-08-09 | Vision Sciences Inc | PROCESS FOR COMPRESSING THE DYNAMIC RANGE |
| WO2002043366A2 (en) * | 2000-11-27 | 2002-05-30 | Vision Sciences Inc. | Programmable resolution cmos image sensor |
| JPWO2006137543A1 (ja) * | 2005-06-24 | 2009-01-22 | ソニー株式会社 | オーディオ・ディスプレイ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54143670A (en) * | 1978-04-28 | 1979-11-09 | Canon Inc | Distance measuring system |
| US4742238A (en) * | 1985-10-02 | 1988-05-03 | Canon Kabushiki Kaisha | Non-linear photoelectric converting apparatus with means for changing drainage performance |
-
1987
- 1987-02-10 JP JP62027267A patent/JPH0710098B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-03 US US07/151,714 patent/US4870266A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4870266A (en) | 1989-09-26 |
| JPS63196181A (ja) | 1988-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8134624B2 (en) | Method and apparatus providing multiple exposure high dynamic range sensor | |
| US8081250B2 (en) | Image pickup apparatus having a correction unit for correction of noise components generated by clamping circuits | |
| US20140042304A1 (en) | Imaging pixels and related methods | |
| US7801384B2 (en) | CMOS image sensors | |
| JPH0710098B2 (ja) | 光電変換素子の蓄積信号処理装置 | |
| EP0366413B1 (en) | Focus detecting apparatus | |
| JP2003289477A (ja) | 固体撮像装置 | |
| JP2003259234A (ja) | Ｃｍｏｓイメージセンサ | |
| JPH0563070B2 (ja) | ||
| JPH06311441A (ja) | 固体撮像装置 | |
| JP3212858B2 (ja) | 固体撮像装置 | |
| JPH06197286A (ja) | 撮像装置 | |
| JPH0556356A (ja) | 信号処理回路 | |
| JP3808912B2 (ja) | 焦点検出センサ装置 | |
| JP3121033B2 (ja) | 撮像装置 | |
| JPH11136580A (ja) | 測光システム | |
| JP2731529B2 (ja) | 焦点検出装置 | |
| JPS6364112B2 (ja) | ||
| JP2852208B2 (ja) | 光電変換装置 | |
| JP2845859B2 (ja) | Ｃｃｄ光量飽和制御回路 | |
| JP3261004B2 (ja) | シェーディング補正方式 | |
| KR920004224Y1 (ko) | 카메라의 셔터 스피드 우선회로 | |
| JP2706943B2 (ja) | イメージセンサー用制御装置 | |
| JPH089259A (ja) | 固体撮像装置 | |
| JPH0642724B2 (ja) | イメージセンサー |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |