JPH07101683B2 - 半導体装置のパタ−ン形成方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 〔産業上の利用分野〕 本発明は半導体装置のパターン形成方法にかかり、特に
そのパターンが疎である場合に有用なパターン形成方法
に関する。

〔従来の技術〕

従来のパターン形成方法によると、第４図に示すような
回路パターンを形成する場合、半導体基板１の回路パタ
ーン形成予定領域に所定の回路パターン2a,2bと同じ形
状が残るようにレジストを周知のリソグラフィー技術に
より形成しておき、このレジストをマスクとして被エッ
チング層をエッチングし所望の回路パターンを得る。

ところが、半導体基板１の表面に形成される回路パター
ンが疎の場合には、第５図に示すようにレジスト３によ
りコートされて本来エッチングされるべきでない回路パ
ターン部４がオーバーエッチングされ回路パターン部４
の上面にレジスト３がオーバーハング状態で残るという
現象が発生する。

異方性エッチングでは、レジスト３によりコートされた
回路パターン部４は横方向へのエッチングは発生せず、
レジストに垂直な方向の被エッチング層５のみがエッチ
ングされるのが通常であるが、回路パターンが疎に形成
されている場合に、第５図に示すオーバーエッチングの
状態が発生するのは次に説明するような現象が発生して
いるためと考えられる。

第６図は反応性イオンエッチング（RIE）等の異方性エ
ッチングにより被エッチング層５をエッチングする場合
のエッチング進行モデルを示したものである。

この場合、回路パターン部４を形成するために用いられ
ているレジスト３の一部がエッチングイオンにより分解
してこの分解物が被エッチング層５の表面に供給され、
保護膜６が形成されてエッチングが異常に進行するのを
防止する。このような保護膜が形成されると回路パター
ン部４の側面もこの保護膜により覆われてエッチングが
側方に進行するのを妨げる。したがってレジスト３の分
解が適当に発生している場合には第５図に示すようなオ
ーバーエッチングは発生しにくい。

しかし、回路パターンが疎の場合には第７図に示すよう
にレジスト３からの分解物は、非常に少なく、該エッチ
ング層５の表面に十分に行き渡らないため、ごく薄い保
護膜７が形成されるのみである。したがって、RIE等の
異方性エッチングにもかかわらず横方向へのエッチング
が進み、回路パターン部４の側面がこのように、エッチ
ングされるオーバーエッチングが発生してしまう。特に
微細回路パターンを形成しようとする場合に設定寸法に
対してこの横方向へのオーバーエッチングが発生する
と、所望のパターンが形成されず半導体製造上致命的な
問題となる。

〔発明が解決しようとする問題点〕

以上説明したように従来のパターン形成方法では特に疎
な回路パターン形成時に被エッチング層のエッチングイ
オンに対向する面とそのエッチング面に直交する横方向
へのエッチング速度との比いわゆるエッチング変換差が
大きくなるという問題があった。そこで本発明は疎な回
路パターンを形成する場合であっても、エッチング変換
差を小さく保った状態で回路パターンを形成することの
できるパターン形成方法を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明によるパターン形成方法は、半導体基板またはそ
の上に形成された被エッチング層上に、形成されるべき
半導体素子を単位とするマトリクスの第１のマトリクス
部分に所望の回路を形成するための素子形成レジストパ
ターン、および残りの第２のマトリクス部分に異方性エ
ッチングの際に被エッチング面にレジスト分解物による
保護膜を形成するための全面レジストパターンを有する
第１のレジスト配置パターンを形成する工程と、この第
１のレジスト配置パターンを用いて第１の異方性エッチ
ングを行う工程と、残存レジストを除去した後、この第
１の異方性エッチング完了後の半導体基板またはその上
に形成された被エッチング層上に、前記第２のマトリク
ス部分の所望の回路を形成するための素子形成レジスト
パターン、および前記第１のマトリクス部分に異方性エ
ッチングの際に被エッチング面にレジスト分解物による
保護膜を形成するための全面レジストパターンを有する
第２のレジスト配置パターンを形成する工程と、前記第
２のレジスト配置パターンを用いて第２の異方性エッチ
ングを行う工程とを備えたことを特徴とする。

前記第１のレジスト配置パターンが、前記素子形成パタ
ーンが市松模様状に配置されたパターンであり、前記第
２のレジスト配置パターンが、前記第１のレジスト配置
パターンにおける全面レジストパターン位置に前記素子
形成パターンが市松模様状に配置されたパターンである
おとが好ましい。

（作 用） ウェーは上にマトリクス状に形成される素子を単位とし
て、素子形成パターンと保護膜形成に必要なレジスト供
給源となる全面レジストパターンよりなる第１のレジス
ト配置パターンを用いて第１回目の異方性エッチングを
行い、続いてレジストを除去した後、素子形成パターン
と全面レジストパターンの配置を交換した第２のレジス
ト配置パターンにより第２回目の異方性エッチングを行
うようにしている。これにより、それぞれのエッチング
時にこのレジスト供給源となる全面レジストパターンか
らレジスト分解物が被エッチング層の表面に十分に供給
されて保護膜が形成されるため、アーバーエッチングが
発生しない。

（実施例） 以下本発明の実施例を図面を用いて詳細に説明する。

第１図は本発明の前提となる原理に関係する例を示すパ
ターンレイアウト図である。半導体基板１の表面に形成
されたポリシリコン層上にゲート電極形成用の回路パタ
ーン12a,12bを疎な状態で形成しようとする場合、この
回路パターン2a,2bに対応したレジストパターンの他に
レジスト供給源となるレジストパターン13を設ける。こ
の場合には、このレジスト供給源となるパターン13を１
チップ内に設けた場合を示している。このようなパター
ン構成を採用しておけば回路パターン12a,12bが疎な状
態で配置されていてもエッチング時にレジストパターン
13からレジスト分解物が回路パターン12a,12bの被エッ
チング層表面上に供給され保護膜が形成されるためオー
バーエッチングが防止され正常なエッチングが実現でき
る。なお、レジストパターン13によりこれに対応したポ
リシリコンパターンが形成されることになるが、もとも
と回路上悪影響のない場合に形成される場合にはそのま
まにしておけばよく、また、不要パターンが存在するこ
とが回路上好ましくない場合には、エッチング完了後の
回路パターン部をマスクして不要パターンを再除去すれ
ばよい。

第２図は本発明の実施例を示すパターンレイアウト図で
ある。リソグラフィーを行う場合には、ステッパを用い
て１ショットごとに、またはプロジェクション露光装置
を用いる場合には１チップごとに、回路パターンが露光
された部分21と露光されない部分22とを交互に設ける。
この結果、露光されない部分22には全面にレジストが残
るため、チップを単位としてこれがマトリクス状に配設
されたウェーハ上で、回路パターンと、全面パターンと
が交互に市松模様状に配設されたパターンレイアウトが
得られる。全面パターンはエッチング時におけるレジス
ト供給源として機能する。

したがって、露光された部分21のエッチング時に十分な
保護膜が供給され、正常なエッチングが実現できる。

次にレジストを全部除去した後、再びレジストを全面に
塗布し、露光部と非露光部の位置を交換したパターンに
したがって回路パターンをエッチングにより形成する。
このときも既に回路パターンが形成された部分には全面
的にレジストが残るため、これが異方性エッチング時に
レジストの供給源となって正常なエッチングが行われる
ことになる。このようにして実現されたパターンでは第
３図に示すようにレジスト３の下の回路パターン部４は
横方向にオーバーエッチングされることなく変換差の小
さい正常なパターンが形成できる。

したがって微細パターンも精度良く形成することができ
る。

なお、実施例では素子を単位とするマトリクス部分につ
いて素子形成パターンと全面レジストパターンを市松模
様状に配列するようにしているが、１回目のエッチング
に用いる第１のレジスト配置パターンと、素子形成パタ
ーンと全面レジストパターンの位置を交換した第２のレ
ジストパターンにおけるエッチングを行うチップの数が
ほぼ等しく、かつエッチングされるチップとレジスト供
給源となるチップがほぼ均等に配列されるものであれば
他のパターンであってもよい。

〔発明の効果〕

以上実施例に基づいて詳細に説明したように、本発明に
よれば、半導体素子を単位として第１のマトリクス部分
に素子形成パターン、残りの第２のマトリクス部分に全
面レジストパターンを配置した第１のレジストパターン
と、これらの位置を交換したパターンとを用いて、エッ
チング時に被エッチング面に保護膜を形成するに必要な
レジストの供給源を確保すべく２回に分けてエッチング
を行うようにしているため、それぞれの異方性エッチン
グの際、全面レジストパターンから十分な量のレジスト
分解物が供給されて被エッチング面に保護膜が形成され
ることにより、オーバーエッチングが進まず、微細回路
パターンを有する半導体装置であっても精度の良いパタ
ーンを正確に形成することができる。

【図面の簡単な説明】

第１図は本発明に関係する例を示すパターンレイアウト
図、第２図は本発明の実施例を示すパターンレイアウト
図、第３図は正常なエッチングが実現された場合の素子
断面図、第４図は疎な回路パターンの配置を示すパター
ンレイアウト図、第５図はオーバーエッチング状態を示
す断面図、第６図はエッチングの原理を説明するための
エッチングモデル図、第７図は疎な回路パターンのエッ
チング状態を説明するためのモデル図である。1,11……
半導体基板、2a,2b,12a,12b……回路パターン、３……
レジスト、４……回路パターン部、５……被エッチング
層、６……保護膜、13……レジスト供給部、21……露光
された回路パターン部、22……露光されない回路パター
ン部。

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板またはその上に形成された被エ
   ッチング層上に、形成されるべき半導体素子を単位とす
   るマトリクスの第１のマトリクス部分に所望の回路を形
   成するための素子形成レジストパターン、および残りの
   第２のマトリクス部分に異方性エッチングの際に被エッ
   チング面にレジスト分解物による保護膜を形成するため
   の全面レジストパターンを有する第１のレジスト配置パ
   ターンを形成する工程と、 この第１のレジスト配置パターンを用いて第１の異方性
   エッチングを行う工程と、 残存レジストを除去した後、この第１の異方性エッチン
   グ完了後の半導体基板またはその上に形成された被エッ
   チング層上に、前記第２のマトリクス部分に所望の回路
   を形成するための素子形成レジストパターン、および前
   記第１のマトリクス部分に異方性エッチングの際に被エ
   ッチング面にレジスト分解物による保護膜を形成するた
   めの全面レジストパターンを有する第２のレジスト配置
   パターンを形成する工程と、 前記第２のレジスト配置パターンを用いて第２の異方性
   エッチングを行う工程と、 を備えた半導体装置のパターン形成方法。
2. 【請求項２】前記第１のレジスト配置パターンが、前記
   素子形成パターンが市松模様状に配置されたパターンで
   あり、前記第２のレジスト配置パターンが、前記第１の
   レジスト配置パターンにおける全面レジストパターン位
   置に前記素子形成パターンが市松模様状に配置されたパ
   ターンであることを特徴とする特許請求の範囲第１項記
   載の半導体装置のパターン形成方法。