JPS59135731A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59135731A JPS59135731A JP58011169A JP1116983A JPS59135731A JP S59135731 A JPS59135731 A JP S59135731A JP 58011169 A JP58011169 A JP 58011169A JP 1116983 A JP1116983 A JP 1116983A JP S59135731 A JPS59135731 A JP S59135731A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- insulating film
- oxide film
- silicon oxide
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技術分野Ｊ
この元＋ｙｊは２Ｖ導体装（６の製造方法に関し、特に
絶縁膜に対するパターンの微細化を目的とするエツチン
グ除去に係わるものである３、 〔従来技術Ｊ 半導体装置製造における絶縁膜のエツチングについては
、従来、例えばシリコン酸化膜（Ｓｉ０２）の場合、■
ＩＦ糸のエツチング除去いたウェットエツチングが生体
であった。
絶縁膜に対するパターンの微細化を目的とするエツチン
グ除去に係わるものである３、 〔従来技術Ｊ 半導体装置製造における絶縁膜のエツチングについては
、従来、例えばシリコン酸化膜（Ｓｉ０２）の場合、■
ＩＦ糸のエツチング除去いたウェットエツチングが生体
であった。
第１図（ａ）ないしくｃ）に多層゛アルミ配線工程での
従来例の概要を示す。すなわち、シリコン基板（１）表
面のシリコン酸化膜（２）−上に、第１層目のアルミ配
線層（３）を形成したのち、スパッタ法などにより層間
絶縁膜としてのシリコン酸化膜（４）を成長させ（同図
（ａ））、ついで写真製版技術により、シリコン酸化膜
（４）上に感光性レジスト（５）の塗布、ならびにその
パターニングを行なって開口部（６）全形成（−（同Ｈ
（ｂ））、さらにパターニングされたレジスト（５）ｆ
−？ スクニシて、ＨＦ系のエッチャントを用い開口
部（６）で露出されたシリコン酸化膜（４）を選択的に
エツチング除去したのち、レジスト（５）の除去金すし
、第２層目のアルミ配線層′（７）を形成する（同図（
Ｃ））。
従来例の概要を示す。すなわち、シリコン基板（１）表
面のシリコン酸化膜（２）−上に、第１層目のアルミ配
線層（３）を形成したのち、スパッタ法などにより層間
絶縁膜としてのシリコン酸化膜（４）を成長させ（同図
（ａ））、ついで写真製版技術により、シリコン酸化膜
（４）上に感光性レジスト（５）の塗布、ならびにその
パターニングを行なって開口部（６）全形成（−（同Ｈ
（ｂ））、さらにパターニングされたレジスト（５）ｆ
−？ スクニシて、ＨＦ系のエッチャントを用い開口
部（６）で露出されたシリコン酸化膜（４）を選択的に
エツチング除去したのち、レジスト（５）の除去金すし
、第２層目のアルミ配線層′（７）を形成する（同図（
Ｃ））。
こ＼でこの従来方法においてＣよ、絶縁膜に対するエツ
チングがＨＦ系のエッチャントによるウェットプロセス
であるために、写に製版技術でいかに微細なパターニン
グを行なっても、サイドエツチングによる横方向へのエ
ツチングの拡がりに↓リ、エツチング後の絶縁膜開口部
が大きくなってしまうという不都合がある。そしてこの
ことは第１図（ｃ）Ｋおいで、アルミ配線層り３）と層
間絶縁膜であるシリコン酸化膜（４）開口部、および同
開口部とアルミ配線／＃ （７）との、それぞれ重ね合
わせなどに余分な幅をあらかじめとっておく必要を生じ
、さらには各アルミ配線層（３） 、 （７）相互の間
隔も狭くし得ないなどの、パターン微細化による装置の
高集積化に限界をきたすものであった。また近年に至っ
ては、反応性イオンエツチングなどによるドライエツチ
ングプロセスで、絶縁膜を選択的にエツチング除去する
方法も開発されているが、このドライエツチングプロセ
スの場合には、絶縁膜が１μｍ以上の膜厚であると、そ
のエツチングに長時間を要するために、実験的には適用
できても、一般の量産化プロセスに充分なものとはい＼
難いものであった。
チングがＨＦ系のエッチャントによるウェットプロセス
であるために、写に製版技術でいかに微細なパターニン
グを行なっても、サイドエツチングによる横方向へのエ
ツチングの拡がりに↓リ、エツチング後の絶縁膜開口部
が大きくなってしまうという不都合がある。そしてこの
ことは第１図（ｃ）Ｋおいで、アルミ配線層り３）と層
間絶縁膜であるシリコン酸化膜（４）開口部、および同
開口部とアルミ配線／＃ （７）との、それぞれ重ね合
わせなどに余分な幅をあらかじめとっておく必要を生じ
、さらには各アルミ配線層（３） 、 （７）相互の間
隔も狭くし得ないなどの、パターン微細化による装置の
高集積化に限界をきたすものであった。また近年に至っ
ては、反応性イオンエツチングなどによるドライエツチ
ングプロセスで、絶縁膜を選択的にエツチング除去する
方法も開発されているが、このドライエツチングプロセ
スの場合には、絶縁膜が１μｍ以上の膜厚であると、そ
のエツチングに長時間を要するために、実験的には適用
できても、一般の量産化プロセスに充分なものとはい＼
難いものであった。
この発明は従来方法によるこのような欠点を改善スるた
めになされたもので、絶縁膜の選択除去部分にあらかじ
め不純物のイオン注入を行なうことにより、反応性イオ
ンエツチングによる絶縁膜のエツチング時間を短縮する
と共に、１ｉ−ｉ１部分の開口部微細化を図９、これに
よってエツチングの精度向上と、パターンの微細化によ
る装置の高集積。
めになされたもので、絶縁膜の選択除去部分にあらかじ
め不純物のイオン注入を行なうことにより、反応性イオ
ンエツチングによる絶縁膜のエツチング時間を短縮する
と共に、１ｉ−ｉ１部分の開口部微細化を図９、これに
よってエツチングの精度向上と、パターンの微細化によ
る装置の高集積。
高密度礼金達成するものである。
〔発明の実施例」
以下、この発明方法の一実施例につき、第２図（ａ）な
いしくｃ）を参照して詳細に説明する３、第２図（ａ）
ないしくｃ）は実施例方法を工程順にあられしたもので
、同実施例図において前記従来例第１図（ａ）ないしく
ｃ）と同一符号は同一−まブＣは相当部分を示している
。すなわち、この実施例にあっては、シリコン基板（１
）表面のシリコン酸化膜（２）」−に、第１層目のアル
ミ配線Ｎ（３）の形成、訃よびスーくツタ法などによる
層間絶縁膜としてのシリコン酸化膜（４）の成長を順次
に行ない、かつ写真製版技術により、シリコン酸化膜（
４）上に感光性レジスト（５）の塗布、ならびにそのバ
ターニングによる開Ｌ］部（６）の形成をなした上で、
このバターニングされたレジス） （５） ｅマスクに
してまず不純物のイオン注入（８）を行なう（同図（ａ
））。
いしくｃ）を参照して詳細に説明する３、第２図（ａ）
ないしくｃ）は実施例方法を工程順にあられしたもので
、同実施例図において前記従来例第１図（ａ）ないしく
ｃ）と同一符号は同一−まブＣは相当部分を示している
。すなわち、この実施例にあっては、シリコン基板（１
）表面のシリコン酸化膜（２）」−に、第１層目のアル
ミ配線Ｎ（３）の形成、訃よびスーくツタ法などによる
層間絶縁膜としてのシリコン酸化膜（４）の成長を順次
に行ない、かつ写真製版技術により、シリコン酸化膜（
４）上に感光性レジスト（５）の塗布、ならびにそのバ
ターニングによる開Ｌ］部（６）の形成をなした上で、
このバターニングされたレジス） （５） ｅマスクに
してまず不純物のイオン注入（８）を行なう（同図（ａ
））。
こ＼で注入不純物としては、対象絶縁膜であるＦ４−
、 ＣＬ″″などが一層有効である。そして注入エネル
ギは、マスクと［２てのレジスト（５）を通過しない程
度を選んで：１０ＫｅＶ 以上とし、注入量は１ｘ １
０１４ ａｔｃｒｎＶ、２ 以−上カミｊ当Ｃある。
、 ＣＬ″″などが一層有効である。そして注入エネル
ギは、マスクと［２てのレジスト（５）を通過しない程
度を選んで：１０ＫｅＶ 以上とし、注入量は１ｘ １
０１４ ａｔｃｒｎＶ、２ 以−上カミｊ当Ｃある。
続いて前記４オン注入後に、ノくターニングされたレジ
スト（５）を再度マスクに１−て、反応性イオンエツチ
ングにより、この不純物をイオン注入した所定領域の絶
縁膜、すなわちシリコン酸化膜（４）の所定額、１を選
択的にエツチング除去する（同図（ｂ））。この工程に
あっては、反応性イオンエツチングによるために、サイ
ドエツチングによる横方向への拡がりが抑制されて少な
く、ま六、エツチング該当部分への事前の不純物イオン
注入によるダメージによってエツチングに友する時間も
短縮できることから、結果的に絶縁膜開口部の高精度化
。
スト（５）を再度マスクに１−て、反応性イオンエツチ
ングにより、この不純物をイオン注入した所定領域の絶
縁膜、すなわちシリコン酸化膜（４）の所定額、１を選
択的にエツチング除去する（同図（ｂ））。この工程に
あっては、反応性イオンエツチングによるために、サイ
ドエツチングによる横方向への拡がりが抑制されて少な
く、ま六、エツチング該当部分への事前の不純物イオン
注入によるダメージによってエツチングに友する時間も
短縮できることから、結果的に絶縁膜開口部の高精度化
。
微細化が可能となる。そしてその後は、レジ、スト（５
）を除去Ｉ７、ついで第２層目のアルミ配線層（７）を
形成すればよい（同図（Ｃ））。
）を除去Ｉ７、ついで第２層目のアルミ配線層（７）を
形成すればよい（同図（Ｃ））。
このように実施例におい１、反応性イオンエツチングに
よる層間絶縁膜としてのシリコン酸１ヒ膜の選択的エツ
チング除去は、従来のＨＦ系のエッチャントによるエツ
チングに比較し又、エツチング精度の向上と共にサイド
エツチングによる横方向の拡が！、ｌｋ抑制し、併せて
エツチング該当ｆｌＢ分への不純物イオン注入法の適用
が、同反応ａイメーンエッチングのエツチング速度を向
上させて、これを充分に実用的ならしめるのである。
よる層間絶縁膜としてのシリコン酸１ヒ膜の選択的エツ
チング除去は、従来のＨＦ系のエッチャントによるエツ
チングに比較し又、エツチング精度の向上と共にサイド
エツチングによる横方向の拡が！、ｌｋ抑制し、併せて
エツチング該当ｆｌＢ分への不純物イオン注入法の適用
が、同反応ａイメーンエッチングのエツチング速度を向
上させて、これを充分に実用的ならしめるのである。
なお前記実施例におい″Ｃは、多層アルミ西己線Ｊ］二
程での層間絶縁膜としでのシリコン酸イト、月Ｑのエツ
チングについて述べたが、この発明特有の効果は他の絶
縁膜に９いても同様に得られることは勿論である。
程での層間絶縁膜としでのシリコン酸イト、月Ｑのエツ
チングについて述べたが、この発明特有の効果は他の絶
縁膜に９いても同様に得られることは勿論である。
以上詳述したようにこの発明方法によれＨ１絶縁膜の所
定領域に不純物のイオン注入全行な：）たのち、同領域
を反Ｊ５性イオンエツチングにより選択的にエツチング
除去するようにしたから、絶縁膜を充分に実用的な速度
で、しかも高精度にエツチングできて、パターンの微細
化が可能となり、高集積度、高密度の半導体装置を実現
し得る特長がある。
定領域に不純物のイオン注入全行な：）たのち、同領域
を反Ｊ５性イオンエツチングにより選択的にエツチング
除去するようにしたから、絶縁膜を充分に実用的な速度
で、しかも高精度にエツチングできて、パターンの微細
化が可能となり、高集積度、高密度の半導体装置を実現
し得る特長がある。
第１図（ａ） ；’ｉ：いしくｃ）は従来例による多層
配線工程での絶縁膜の選択的エツチングを順次に示すそ
れぞれ断面図、第２図（ａ）ｆＬいしくｃ）はこの発明
方法の一実施例を適用した多層配線工程での絶縁膜の選
択的エツチングを順次に示すそれぞれ断面図である。 （１）・・・・シリコン基板、（２）・・・・シリコン
酸化換２、（３）・・・・第１層目のアルミ配線層、（
４）・・・・シリコン酸化膜（層間絶縁膜）、（５）・
・。 ・・レジスト、（６）・・・・開口部、（７）・・・・
第２層目のアルミ配＠層、（８）・・・・イオン注入。 代理人 葛 野 伯 − 第１図 第２図
配線工程での絶縁膜の選択的エツチングを順次に示すそ
れぞれ断面図、第２図（ａ）ｆＬいしくｃ）はこの発明
方法の一実施例を適用した多層配線工程での絶縁膜の選
択的エツチングを順次に示すそれぞれ断面図である。 （１）・・・・シリコン基板、（２）・・・・シリコン
酸化換２、（３）・・・・第１層目のアルミ配線層、（
４）・・・・シリコン酸化膜（層間絶縁膜）、（５）・
・。 ・・レジスト、（６）・・・・開口部、（７）・・・・
第２層目のアルミ配＠層、（８）・・・・イオン注入。 代理人 葛 野 伯 − 第１図 第２図
Claims (1)
- 半導体基板表面の絶縁膜上に、感光性レジストを塗布し
て所定のパターンを形成する工程と、ノくターニングさ
れたレジストをマスクにして前記絶縁膜の所定領域に不
純物金イオン注入する工程と、イオン注入され／ζζ短
足領域絶縁膜全反応性イオンエツチングにより除う（す
る−１程とを含むことを特徴とする半導体装置の製造方
法３．
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58011169A JPS59135731A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58011169A JPS59135731A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59135731A true JPS59135731A (ja) | 1984-08-04 |
Family
ID=11770545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58011169A Pending JPS59135731A (ja) | 1983-01-24 | 1983-01-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59227124A (ja) * | 1983-06-08 | 1984-12-20 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-01-24 JP JP58011169A patent/JPS59135731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59227124A (ja) * | 1983-06-08 | 1984-12-20 | Toshiba Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4523976A (en) | Method for forming semiconductor devices | |
| JPS6323657B2 (ja) | ||
| JPS6211068B2 (ja) | ||
| JPS59135731A (ja) | 半導体装置の製造方法 | |
| JP3585039B2 (ja) | ホール形成方法 | |
| JPS633453B2 (ja) | ||
| CN111273524B (zh) | 一种实现精准套刻的工艺方法 | |
| JPH0467333B2 (ja) | ||
| WO1983003485A1 (en) | Electron beam-optical hybrid lithographic resist process | |
| KR100712979B1 (ko) | 반도체 소자의 셀프 얼라인 메탈 퓨즈 제조 방법 | |
| KR0124638B1 (ko) | 반도체장치의 다층배선 형성방법 | |
| JPH03257825A (ja) | 半導体装置の製造方法 | |
| JPS61114536A (ja) | 半導体装置の製造方法 | |
| KR100396689B1 (ko) | 반도체소자의게이트제조방법 | |
| KR100524811B1 (ko) | 반도체장치의미세패턴형성방법 | |
| JP2811724B2 (ja) | エッチング方法 | |
| JP2594572B2 (ja) | リフトオフ平坦化法 | |
| JPS6215854B2 (ja) | ||
| JPS62277746A (ja) | 半導体装置の製造方法 | |
| JPH0327521A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH07142776A (ja) | パターンの形成方法 | |
| KR0144229B1 (ko) | 반도체 소자의 미세 콘택 형성 방법 | |
| JPH03127827A (ja) | 半導体装置の製造法 | |
| JPS61107747A (ja) | 半導体装置の製造方法 | |
| JPH01198030A (ja) | 半導体装置の製造方法 |