JPH07101731B2 - 半導体メモリ - Google Patents

半導体メモリ

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JPH07101731B2
JPH07101731B2 JP62119156A JP11915687A JPH07101731B2 JP H07101731 B2 JPH07101731 B2 JP H07101731B2 JP 62119156 A JP62119156 A JP 62119156A JP 11915687 A JP11915687 A JP 11915687A JP H07101731 B2 JPH07101731 B2 JP H07101731B2
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リチヤード・レイモンド・ガーナチエ
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

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  • Semiconductor Integrated Circuits (AREA)
  • Medicines Containing Material From Animals Or Micro-Organisms (AREA)
  • Immobilizing And Processing Of Enzymes And Microorganisms (AREA)
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  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 この発明は、集積半導体メモリ回路に関し、さらに具体
的には、それぞれが２進数の情報をトレンチまたは溝に
記憶するための手段を用いる、非常に高密度のセルを備
えたメモリに関するものである。
B.従来技術 集積半導体メモリ回路、特に、実質的に記憶キャパシタ
およびスイッチを備えた集積半導体メモリ回路は、大き
なメモリ・セル密度を実現した。小型のダイナミック・
メモリ・セルをもたらすための最も簡単な回路の１つ
が、米国特許第3387286号に記載されている。各セル
は、記憶キャパシタと、キャパシタをビット／センス線
に選択的に接続するためのスイッチとして働く電界効果
トランジスタを使用する。
米国特許第3811076号および第3841926号には、上記の米
国特許第3387286号に記載されたタイプの１デバイス式
電界効果トランジスタ・メモリ・セルが開示されてい
る。このメモリ・セルは、ドープしたポリシリコン層と
Ｐ導電型の半導体基板中のN+拡散領域を使用し、これら
の層および領域は、ウェルの記憶キャパシタを形成する
ための半導体基板の表面に設けられた誘電体によって分
離されている。ポリシリコン層は記憶キャパシタを超え
て延び、負のバイアス、すなわち、一定の負の電圧を印
加することにより隣接するセル間のフィールド・シール
ドとして働く。記憶キャパシタのN+拡散領域は、半導体
基板の表面に設けられた絶縁層のドープした部分を用
い、ドーパントを基板に外方拡散することによって形成
される。
上記のセルは、プレーナ配列、すなわち、２次元配列の
高密度のセルを有するメモリをもたらすとはいえ、各セ
ルは半導体基板表面でかなりの面積を要する。各セルに
要する表面積の大きさを減少させるため、半導体デバイ
スまたはセルを３次元配列で形成する構造が考案され
た。米国特許第4295924号には、自己整合導電層がトレ
ンチの壁の上に直接形成され、またはデバイスの素子と
しての支持絶縁層の上に形成された、溝またはトレンチ
内に配置された半導体デバイスが開示されている。溝ま
たはトレンチ内に形成されたメモリ・セルが米国特許第
4335450号に記載されている。この特許では、溝または
トレンチの側壁上にトランジスタが設けられ、トランジ
スタの下側の記憶ノードを備えたセルが開示されてい
る。また、米国特許第4327476号には、ウェルまたはト
レンチ内に記憶キャパシタを備えた縦形セルが記載され
ている。
特許協力条約（PCT）公告番号WO81/0341号には、記憶キ
ャパシタがトレンチ内に設けられ、スイッチング素子と
ビット／センス線が基板の表面に配置された１デバイス
・メモリ・セル構造が開示されている。
さらに、米国特許第4462040号には、垂直側壁を有する
トレンチを使用し、記憶キャパシタおよびトランスファ
・デバイスがトレンチ内に配置された、１デバイス式ラ
ンダム・アクセス・メモリが開示され、米国特許第4271
418号および第4225945号には、溝またはトレンチ内に形
成され、トレンチの底部に記憶ノードが、この構造の最
上部にビット／センス線が、またトレンチの側壁にトラ
ンスファ・デバイスが配置された、１デバイス・メモリ
・セルが教示されている。
米国特許第4222062号には、スイッチング素子がトレン
チの底部近くに形成され、ビット線と記憶キャパシタが
トレンチの壁に配置されたメモリ・セル構造が開示され
ている。
従来、半導体基板中の開孔又は溝内にDRAMメモリ・セル
の全部を収容するメモリ・セルの構造としては、大別す
ると、２つの型に分類される。第１の型では、多数の小
開孔が規則的な間隔をもつて基板表面から穿孔され、各
メモリ・セル単位を構成するスイツチングFET及びキヤ
パシタが各小開孔内の底壁及び側壁に亘つて完全に形成
されていた。例えば、上記米国特許第4462040、1984年
７月刊行IBM Technical Disclosure Bulletin Vol.27、
No.2 第1313頁〜第1320頁等に記載されたメモリ・セル
はこの型に属する。この型では、１つの小開孔の全内壁
及び全内部が１つのセルを形成するのに消費され、従つ
て、各セルは少なくとも４リソグラフイ区画面積に対応
する半導体基板表面を消費していた。この型のセルは、
あまり基板表面を消費しないで高容量のキヤパシタが形
成される利点がある反面、最適のセル密度を持たない欠
点がある（各開孔の底壁及び側壁の全部が単一のDRAMセ
ルを構成するのに使用されているため）。他の型は、例
えば米国特許第4672410号、米国特許第4673926号、特開
昭60-152056号公報に記載されているように、基板表面
にマトリツクス状に掘削したトレンチで四方が囲まれて
形成されたメサ状島領域、即ち支柱、の上にメモリ・セ
ルを形成するものである（多側壁型セルと云う）。この
型のセルでは、キヤパシタの容量を減少せずにセル面積
を縮小する目的のために支柱の周々を取巻くようにキヤ
パシタを形成する一方、各セル毎に支柱上のFETのドレ
イン拡散領域とビツト線との間に接点を設ける必要があ
つた。各セルは、支柱を画定する４個のトレンチの合計
４個の側壁（トレンチ毎に１個の側壁）上に形成され
（これは、セルの四分の一が１個のトレンチ内に形成さ
れていることになる）、従つて、少なくとも４リソグラ
フイ区画に対応する基板表面積を必要としている。
“1"リソグラフイ区画（即ち、“1"ホトリソグラフイ区
画）とは、高信頼度の下に写真プリトンできる最小イメ
ージ（即ち最小の線幅）と同等のサイズの基板面積を云
う。換言すれば、“1"リソグラフイ区画とは、交差する
２本のリソグラフイ線の交点に対応する面積を意味す
る。例えば１ミクロンのイメージをプリントできる光学
機械を使用する場合、“1"リソグラフイ区画は１ミクロ
ン平方に匹敵する。上述の従来技術のいずれも、１個の
メモリ・セルが４リソグラフイ区画又はそれ以上の基板
表面積を必要とする。例えば、前述の多側壁型のセルに
ついて説明すると、各セルは、下表の通り、その幅が２
リソグラフイ区画でその長さが２リソグラフイ区画を必
要とし、総計面積としては２区画幅×２区画長さ＝４リ
ソグラフイ区画面積が必要になる。
表 必要な幅： （左側トレンチの半分に対応する1/2区画）＋（ビツト
線コンタクト／ドレイン拡散領域に対応する１区画）＋
（右側トレンチの半分に対応する1/2区画）＝２リソグ
ラフイ区画 必要な長さ： （上側トレンチの半分に対応する1/2区画）＋（ビツト
線コンタクト／ドレイン領域に対応する１区画）＋（下
側トレンチの半分に対応する1/2区画）＝２リソグラフ
イ区画） C.発明が解決しようとする問題点 従来から、メモリ・セルの記憶論理状態を識別できるよ
うな適切なレベルの感知信号を発生する機能を害さずに
メモリ・セルのサイズを出来る限り縮小することにより
セル密度を向上させる手法が幾つか提案されたきた。前
述のように、多くの努力は、記憶用キヤパシタの容量を
減少させることなくセルのサイズを縮小させることに向
けられており、従つて、メモリ・セルの縮小化には多く
の制約が課せられていた。
従つて、本発明の目的は、各メモリ・セル用のスイツチ
ング素子の縮小化に加えて、記憶キヤパシタのサイズを
も相対的に縮小化し、これに伴う記憶容量減少の影響
を、ビツト線容量を減少させることにより、克服してト
ランスフア比を許容可能なレベルに維持できる略々２リ
ソグラフイ区画の半導体基板表面積しか占有しないメモ
リ・セルから成る半導体メモリを提供することにある。
D.問題点を解決するための手段 本発明の概念によれば、半導体メモリを構成する各メモ
リ・セルの単位が、１つのトレンチの１側壁上のみに実
質的に２リソグラフイ区画面積に対応する基板表面領域
しか占有しないように完全に形成されている。具体的に
云えば、本発明の構成は、次の通りである。
1.第１の方向に内側壁が延びている少なくとも１つのト
レンチを表面に有する半導体基板と、 上記トレンチの所定の１側壁上にだけ設けられた記憶手
段と、 上記１側壁上にだけ設けられた制御電極を有し、上記記
憶手段と上記基板表面の間に配置されて上記記憶手段に
電気的に結合されているスイツチング手段と、 上記制御電極に接続され、上記１側壁上に沿つて上記第
１の方向に延びて配置された第１の導線と、 上記スイツチング手段の通電電極に接続され、上記基板
表面上に上記第１の方向と直交する第２の方向に延びて
配置された第２の導線と、 を有するメモリ・セルを含む半導体メモリであつて： 上記記憶手段及びスイツチング手段は、２リソグラフイ
区画を越えない面積に対応する基板表面領域内に完全に
形成されている事を特徴とする半導体メモリ。
2.上記トレンチの上記１側壁上において上記スイツチン
グ手段の両側に絶縁分離層が設けられており、上記第１
導線が部分的に上記絶縁分離層上に配置されている事を
特徴とする特許請求の範囲第１項に記載の半導体メモ
リ。
3.所定の方向に内側壁が延びている少なくとも１つのト
レンチを表面に有する半導体基板と、 上記トレンチの所定の１側壁上にだけ配置され、上記所
定の方向に離隔して並設された第１及び第２の記憶キヤ
パシタと、 上記両記憶キヤパシタと各々整列した位置における上記
基板表面上に、並設された第１及び第２のビツト線コン
タクト／ドレイン領域と、 上記１側壁上に沿つてだけ配置され、上記第１及び第２
記憶キヤパシタと上記第１及び第２ビツト線コンタクト
／ドレイン領域の間において上記１側壁から絶縁されて
いるワード線と、 を具備し、上記第１及び第２記憶キヤパシタ、上記第１
及び第２ビツト線コンタクト／ドレイン領域を、各々、
含む第１及び第2FETトランジスタ並びにワード線が第１
及び第２のメモリ・セルを定義するよう構成されている
半導体メモリであつて： 上記各メモリ・セルは、２リソグラフイ区画を越えない
面積に対応する基板表面領域内に完全に形成されている
事を特徴とする半導体メモリ。
4.上記離隔して並設された第１及び第２の記憶キヤパシ
タの間において上記１側壁上に絶縁分離層が設けられて
いる事を特徴とする特許請求の範囲第３項に記載の半導
体メモリ。
E.実施例 第３図は、ゲート14を有する電界効果トランジスタ12、
導電性プレート18および記憶ノード20を有する記憶キャ
パシタ16、およびビット／センス線22を備えた、周知の
１デバイス式ダイナミック・メモリ・セル10の基本回路
図を示す。知られているように、２進数を記憶キャパシ
タ16に記憶するには、ビット／センス線22に高電圧また
は低電圧が印加される。高電圧がビット／センス線22に
印加されると、トランジスタ12がオンになり、記憶ノー
ド20を充電して、例えば、数字１の存在を示し、そうで
ない場合は、記憶ノード20は充電されないままとなり、
記憶された数字０の存在を示す。記憶キャパシタ16から
情報を読み取るには、ビット／センス線22が高電圧に充
電され、トランジスタ12がオンになる。ビット／センス
線22が放電されると、ビット／センス線22に接続された
センス増幅器（図示せず）は、記憶キャパシタ16におけ
る数字０の存在を示す。ビット／センス線22が充電され
たままである場合は、記憶キャパシタ16は数字１を記憶
している。
この発明の教示に従って、第３図のメモリ回路の新規の
縦型構造を第１図および第２図に示す。第２図は構造の
平面図であり、第１図は第２図の線１−１で切断した断
面図である。第１図および第２図に示すように、好まし
くはシリコン製のＰ−導電型の半導体基板26内に形成さ
れたトレンチ24内の対向する側壁に、２つのダイナミッ
ク・メモリ・セル10Aおよび10Bが設けられている。セル
10Aは、電界効果トランジスタ12と、記憶キャパシタ16
と、好ましくは銅をドープしたアルミニウムなどの金属
製のビット／センス線22を備え、トランジスタ12および
キャパシタ16がトレンチ24内でその第１の側壁に配置さ
れ、ビット／センス線22が、トランジスタ12のドレイン
として働くN+拡散領域28と接触して基板26の表面に形成
される。トランジスタ12は、好ましくはＰドープ・ポリ
シリコン、ケイ化タングステン（WSi2）またはケイ化チ
タン（TiSi2）、またはポリシリコンとケイ化物の組合
せ、または銅をドープしたアルミニウムからなり、薄い
絶縁層30によりトレンチ24の第１の側壁から分離されて
いるゲート14を含む。絶縁層30は、好ましくは、二酸化
ケイ素と窒化ケイ素と二酸化ケイ素から成る三重絶縁
層、または二酸化ケイ素と窒化ケイ素から成る二重層で
ある。記憶キャパシタ16は、トレンチ24の第１の側壁に
沿って設けられたN+拡散領域の形に形成された記憶ノー
ド20と導電性プレート18を含み、導電性プレート18は、
ホウ素を含むＰドープ・ポリシリコン製とすることがで
き、絶縁層32によってノード、すなわち、N+拡散領域20
から分離される。絶縁層32も、好ましくはやはり二酸化
ケイ素と窒化ケイ素から成る二重または三重絶縁層であ
る。
厚い絶縁層34が、トレンチ24の底部と導電性プレート18
の間に設けられ、絶縁層36が、ポリシリコンプレート18
上の二酸化ケイ素として、ゲート14をポリシリコンプレ
ート18から分離するように、好ましくは約1000オングス
トロームの厚さに成長させられ、さらに、好ましくはポ
リイミドまたはホウリンケイ酸ガラス（BPSG）などのリ
フロー可能ガラスである絶縁体38が、二酸化ケイ素層36
とビット／センス線22の間に設けられている。
第２のダイナミック・メモリ・セル10Bもトレンチ24内
に設けられ、その電界効果トランジスタ12′および記憶
キャパシタ16′はトレンチ24の第２の、すなわち、反対
側の側壁上に設けられ、ビット／センス線22はセル10A
と10Bに共通である。第２のトランジスタ12′はゲート1
4′を含み、ゲート14′は好ましくはゲート14と同じ材
料から成り、薄い絶縁層30によってトレンチ24の第２の
側壁から分離されている。記憶キャパシタ16′は、やは
り半導体基板26内のトレンチ24の第２の側壁に沿って設
けられたN+拡散領域の形の記憶ノード20′と、絶縁層32
によってN+拡散領域20′から絶縁された導電性プレート
18を含む。電界効果トランジスタ12′のドレインとして
働くN+拡散領域28′が、共通のビット／センス線22に接
続されている。
ゲート14および14′は、第２図に示すように、それぞれ
第１および第２のワード線40および40′の一部分であ
り、ワード線はトレンチ24の長軸（第１図で紙面に垂直
な方向）に沿って縦方向に、したがって横方向のビット
／センス線22の方向に対して直角に延びている。
第１図および第２図からわかるように、２つの非常にコ
ンパクトな１デバイス式ダイナミック・メモリ・セル10
Aおよび10Bは、厚い絶縁層34によって互いに分離されか
つ隣接するどのセルからも分離された、トレンチ24の対
向する側壁上に設けられ、ビット／センス線22を除い
て、２つのセル10Aおよび10Bの全ての素子がトレンチ24
内に配置されている。トレンチ24は、所望の大きさの記
憶キャパシタおよび所望のスイッチング特性のトランジ
スタをもたらすため必要なだけ深くかつ広くすることが
できる。この発明の構造の一例では、トレンチ24の深さ
は好ましくは７ミクロンであり、トランジスタ12および
12′のチャネルの幅は１ミクロンであり、チャネルの長
さは１ミクロンである。トランジスタ12および12′のゲ
ート絶縁媒体を形成する絶縁層30は約18ナノメートルの
厚さを有し、二酸化ケイ素層の厚さはそれぞれ５ナノメ
ートルであり、窒化ケイ素層の厚さは８ナノメートルで
ある。記憶キャパシタ16の誘電体の厚さは好ましくは13
ナノメートル、たとえば、４ナノメートルの二酸化ケイ
素と７ナノメートルの窒化ケイ素と２ナノメートルの二
酸化ケイ素である。絶縁層30および32は、同じ厚さを有
する同じ連続材料で形成することもできる。厚い絶縁層
34は、好ましくは200ナノメートルの厚さを有する。N+
拡散領域20および20′は、それぞれトレンチ24の当該の
側壁から約150ナノメートルほど基板内に延在してい
る。ワード線の方向に沿ったセル・アレイの隣接するセ
ル間の間隔が、１ミクロン以下であり、ワード線の方向
と直角のビット／センス線の方向に沿った隣接セル間の
間隔が１ミクロン以下の場合は、半導体基板の表面にお
ける１つのセルの大きさを２平方ミクロン以下にするこ
とができる。そうなるのは、リソグラフィ線の幅が１ミ
クロン以下のときである。換言すれば、各セルは、次表
で記述するように、その幅（ビツト線の長さ方向）を１
リソグラフイ区画で且つその長さ（ワード線の長さ方
向、即ちトレンチの長さ方向）を２リソグラフイ区画で
形成できるので、必要な基板表面積は１区画幅×２区画
長さ＝２リソグラフイ区画面積になる。
表 幅： ［トレンチの半分に対応する1/2リソグラフイ区画（注
１）］＋［ビツト線ドレインコンタクト用N+拡散領域
（28/28′）の半分にに対応する1/2リソグラフイ区画
（注２）］＝１リソグラフイ区画 長さ：［ビツト線ドレインコンタクト領域の上側に隣接
したセルとの間の絶縁分離層（第２図／第４図の符号3
4）の半分に対応する1/2区画（注３）］＋［ビツト線ド
レインコンタクト領域に対応する１区画］＋［ビツト線
ドレインコンタクト領域の下側に隣接したセルとの間の
絶縁分離層（34）の半分に対応する1/2区画（注３）＝
２リソグラフイ区画 注1:各トレンチは、各側壁に形成した２つのセルにより
共有されている。
注2:各トレンチの一方の側壁上に形成した各セル用のN+
拡散領域（28/28′）は、隣接したトレンチの他方の側
壁上に形成したセル用のN+拡散領域（28/28′）と共通
になつている。
注3:絶縁分離層は隣接セル相互により共有されている。
図面及び前述の説明にみられるように、本発明によるメ
モリ・セルは略２リソグラフイ区画面積の半導体基板表
面積しか占有しないのみならず、隣接トレンチの隣接セ
ル相互が同一のドレイン・ビツト線コンタクト領域を共
有しているため、従来のものに比べてビツト線容量が半
分又はそれ以下になる。ドレイン・ビツト線コンタクト
の数の半減及びビツト線の長さの短縮の効果によるビツ
ト線容量の減少は、トランスフア比を改善する。従つ
て、記憶キャパシタの容量が従来のものよりも可成り小
さくても高信頼度をもつて感知できる。実際には、この
記憶キャパシタ16および16′の各キャパシタンスとビッ
ト／センス線22のキャパシタンスの比は、１本のビット
／センス線当り64個のセルを仮定すると、少なくとも20
％という非常に望ましいトランスフア比をもたらす。
第４図は、各セルが第１図および第２図に示すタイプで
あるようなセル・アレイの平面図である。図では、同じ
参照文字は類似した素子を指す。２つのセル10Aおよび1
0Bが第１のビット／センス線22に沿って水平方向に整列
され、２つのセル10Cおよび10Dが第２のビット／センス
線22′に沿って水平方向に整列されている。セル10Aお
よび10Cはまた、ワード線40に沿って垂直方向に整列さ
れ、セル10Bおよび10Dはワード線40′に沿って垂直方向
に整列されている。知られているように、ワード線40お
よび40′はそれぞれ選択起動のためワード・デコーダ／
ドライバ回路42に接続され、ビット／センス線22および
22′はそれぞれデコーダ／プリチャージ／センス増幅器
回路44に接続することができる。
第５図は、第４図の線５−５で切断した第４図の断面
図、第６図は、第４図の線６−６で切断した第４図の断
面図であり、アレイのセル10A、10B、10Cおよび10Dの素
子の詳細をさらに明瞭に示している。
第４図と、セルの記憶ノード間の分離領域でトレンチ24
と直角に切断した断面図である第５図を参照すると容易
に理解できるように、厚い絶縁層34がトレンチ24の側壁
および底部に沿って、また半導体基板26の上部表面に形
成されている。トレンチ24の底部の厚い絶縁層34の上に
導電性プレート18が設けられ、トレンチ24の対向する側
壁には、プレート18の上方の位置にワード線40および4
0′が設けられ、ワード線は厚い絶縁層34によって半導
体基板26から分離され、絶縁層36によって導電性極板18
から分離されている。ポリイミドまたはBPSG38で、トレ
ンチ24の充填が完了する。
第４図と、トレンチ24の側壁に平行に、記憶ノード20′
およびドレイン28′を通って切断した断面図である第６
図とを参照すると理解できるように、第１のビット／セ
ンス線22は、セル10Bのドレイン領域28′と自己整合的
に接触し、その記憶ノード20′がセル10Bのドレイン領
域28′からトランジスタ12′のチャネルの長さだけ隔置
され、第２のビット／センス線22′はセル10Dのドレイ
ン領域28′と接触し、その記憶ノード20′がセル10Dの
ドレイン領域28′からそのトランジスタ12′のチャネル
の長さだけ隔置されている。
知られているように、第４図に示したようなランダム・
アクセス・メモリ・アレイに書き込み、またはそこから
読み取るには、既知の任意のタイプのワード線デコーダ
／ドライバ回路42およびビット線デコーダ／プリチャー
ジ／センス増幅器回路44を用いて、セル10A、10B、10C
および10Dのうちの任意の１つまたは複数を選択するこ
とができる。さらに、トレンチ24は、ワード線40および
40′に接続される数百個のメモリ・セルを、その２つの
側壁の各々に沿って含むことができ、またビット／セン
ス線22および22′に接続される同様のメモリ・セルを含
む隔置された数百本の同様なトレンチをトレンチ24に平
行に、配列することができる。トレンチ24はリソグラフ
ィ線１本分の距離で、すなわち、１ミクロン以下の短い
距離で隔置することができる。
この発明のメモリ・セルを作るため、既知のどの方法を
使用することもできる。ある具体的な方法では、10MeV
のエネルギーを有するホウ素イオンを半導体26の主面か
ら、約７ミクロンの深さで1E17の濃度になるように注入
する。第１図、第２図、第４図および第５図に示したシ
リコン基板26中の深さ約７ミクロンの深いトレンチ24
は、好ましくは、リソグラフィで画定した既知の任意の
二酸化ケイ素マスキング層を用いて、既知の反応イオン
・エッチング法により形成することができる。トレンチ
24が形成された後で、トレンチ24の内部および半導体基
板26の表面に厚い絶縁層34を付着することができる。第
７図に示すように、厚い絶縁層34は、好ましくは既知の
任意の多層または多レベル・フォトレジスト（MLR）法
によって、電界効果トランジスタ12および12′と記憶キ
ャパシタ16および16′を形成すべきトレンチ24の側壁の
選択された部分から除去し、かつ、トランジスタ12およ
び12′のドレイン領域28および28′の形成のため基板26
の上部表面に沿って除去する。やはり第７図に示すよう
に、トレンチ24の底部の厚い絶縁層34の部分をフォトレ
ジスト層46でふさぎ、トレンチ底部に達する前にMLR反
応性イオン・エッチングを終了することにより、トレン
チ24の底部に厚い絶縁層34が残される。図面の第８図か
らわかるように、トレンチの側壁に沿ったセル間の分離
領域では、フォトレジスト層46は、厚い絶縁層34の不必
要な部分を除去する除湿エッチング工程中、厚い絶縁層
34の除去を妨げる。希望するなら、厚い絶縁層34を、成
長させられた二酸化ケイ素と付着された窒化ケイ素から
形成される二重層としてもよい。
厚い絶縁層34が適切にエッチングされた後、厚さ約20ナ
ノメートルのドープされた二酸化ケイ素層48が、トレン
チ24の側壁に沿って共形的に付着される。第９図のセル
領域および第10図の分離領域で示すように、フォトレジ
ストの層（図示せず）を再び用いて、ドープされた絶縁
層48の、トレンチ24の上部領域にある部分が除去され
る。さらに詳細には、好ましい加工手段は、トレンチ24
を満たす平面化フォトレジストで構造を被覆し、平面化
されたフォトレジストにトレンチ24内の所望の高さまで
反応イオン・エッチングを施し、希釈された緩衝フッ化
水素を用いて、トレンチ24の上部からドープされた二酸
化シリコン48を除去することを含む。次に、既知のドラ
イブ・イン技術を用いることにより、第９図に示すよう
に、ドープされた絶縁層48内のドーパント、好ましくは
ヒ素がトレンチ24の側壁にドライブ・インされ、N+拡散
領域、すなわち、記憶ノード20および20′を形成する。
第10図から理解できるように、セル間では、厚い絶縁層
34がトレンチ24の側壁上に保持されているので、ヒ素は
それらの場所において半導体基板26に入るのを阻止され
る。ドライブ・イン後、希釈された緩衝フッ化水素など
の任意の適当な湿式エッチング剤を使って、ドープした
絶縁層48の残りの部分を除去することができる。
記憶ノード20および20′がトレンチ24の側壁に形成され
ると、まず二酸化ケイ素層を成長させ、次に窒化ケイ素
層を付着させ、続いて窒化物を酸化して、窒化物の最上
部に２ないし４ナノメートルの二酸化ケイ素を形成する
ことにより、ゲート誘電体層30および記憶キャパシタ誘
電体層32を同時に形成することができる。導電性プレー
ト18は、ドープしたポリシリコンをトレンチ24内に付着
し、基板26の表面でポリシリコンを平面化することによ
り形成される。ポリシリコンが平面化された後、第１図
に示すように、ポリシリコンは、その上部表面が記憶ノ
ード20および20′の上縁部より下になるまで、適当なエ
ッチングによってトレンチ24の上部から除去される。ポ
リシリコン・プレート18の露出した表面が次に酸化され
て、たとえば、1000オングストローム厚さの二酸化ケイ
素層36を形成する。次にドープしたポリシリコンの別の
層を構造上に付着し、ゲート14および14′が第１図に示
す形を取るまでポリシリコンに反応性イオン・エッチン
グを施すことにより、それぞれトランジスタ12および1
2′のゲート14および14′を形成することができる。希
望するなら、ポリシリコン層に続いてケイ化タングステ
ンまたはケイ化チタンの層を付着し、次に反応イオン・
エッチングを施して、ドープしたポリシリコンのみから
なるゲートよりも導電性が高い２層ゲート構造をもたら
すことができる。反応性イオン・エッチング法を用いる
ことにより、二酸化ケイ素／窒化ケイ素層30,32を、全
ての水平表面から、特に半導体基板26の表面のドレイン
領域28および28′から除去することができる。N+ドレイ
ン領域28および28′は、50KeVで、1cm2当り1E15の量の
ヒ素を半導体26の露出した表面に注入することにより形
成される。希望するなら、N+ドレイン領域28および28′
が形成された後でのみであるが、銅をドープしたアルミ
ニウムを用いてゲート14および14′を形成することもで
きる。トレンチ24の残りの部分は、ポリイミドまたはリ
フロー可能ガラス、たとえば、ホウリンケイ酸ガラスな
どの絶縁材料で充填され、半導体基板26の主面で平面化
される。ビット／センス線22および22′を形成するた
め、好ましくは銅をドープしたアルミニウムの層が構造
上に付着され、第４図にさらに明確に示すように、平行
な線になるように適切にエッチングされる。
当然のことながら、導電性プレート18の形成後にゲート
誘電体層30を形成することにより、組成および厚さに関
して、ゲート誘電体層30をキャパシタ誘電体層32とは異
なるようにすることができる。
F.発明の効果 本発明によれば、メモリ・セル密度が格段に大きくなる
と共にビツト線容量が比較的小さい半導体メモリ・セル
が得られるので、比較的低い信号レベルの記憶電荷でも
十分に感知することが可能になる。
【図面の簡単な説明】
第１図は、第２図の線１−１で切断したこの発明の構造
の２つのダイナミック・セルの断面図である。 第２図は、トレンチの対向する側壁に設けられたこの発
明の２つのセルの平面図である。 第３図は、主要素子を示した１デバイス式ダイナミック
・メモリ・セルの回路図である。 第４図は、各セルが第１図および第２図に示したタイプ
のものである２×２セル・アレイの平面図である。 第５図および第６図は、それぞれ線５−５および６−６
で切断した、第４図に示したアレイの断面図である。 第７図、第８図、第９図および第10図は、セルを形成す
る段階を示したセルの断面図である。 10……１デバイス式ダイナミック・メモリ・セル、12…
…電界効果トランジスタ、14……ゲート、16……記憶キ
ャパシタ、18……導電性プレート、20……記憶ノード、
22……ビット／センス線。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】第１の方向に内側壁が延びている少なくと
    も１つのトレンチを表面に有する半導体基板と、 上記トレンチの所定の１側壁上にだけ設けられた記憶手
    段と、 上記１側壁上にだけ設けられた制御電極を有し、上記記
    憶手段と上記基板表面の間に配置されて上記記憶手段に
    電気的に結合されているスイツチング手段と、 上記制御電極に接続され、上記１側壁上に沿って上記第
    １の方向に延びて配置された第１の導線と、 上記スイツチング手段の通電電極に接続され、上記基板
    表面上に上記第１の方向と直交する第２の方向に延びて
    配置された第２の導線と、 を有するメモリ・セルを含む半導体メモリであって： 上記記憶手段及びスイツチング手段は、２リソグラフイ
    区画を越えない面積に対応する基板表面領域内に完全に
    形成されている事を特徴とする半導体メモリ。
  2. 【請求項２】上記トレンチの上記１側壁上において上記
    スイツチング手段の両側に絶縁分離層が設けられてお
    り、上記第１導線が部分的に上記絶縁分離層上に配置さ
    れている事を特徴とする特許請求の範囲第１項に記載の
    半導体メモリ。
  3. 【請求項３】所定の方向に内側壁が延びている少なくと
    も１つのトレンチを表面に有する半導体基板と、 上記トレンチの所定の１側壁上にだけ配置され、上記所
    定の方向に離隔して並設された第１及び第２の記憶キヤ
    パシタと、 上記両記憶キヤパシタと各々整列した位置における上記
    基板表面上に並設された第１及び第２のビット線コンタ
    クト／ドレイン領域と、 上記１側壁上に沿ってだけ配置され、上記第１及び第２
    の記憶キヤパシタと上記第１及び第２のビット線コンタ
    クト／ドレイン領域の間において上記１側壁から絶縁さ
    れているワード線と、 を具備し、上記第１及び第２の記憶キヤパシタ、上記第
    １及び第２のビット線コンタクト／ドレイン領域を各々
    含む第１及び第２のFETトランジスタ、並びにワード線
    が第１及び第２のメモリ・セルを定義するよう構成され
    ている半導体メモリであって： 上記各メモリ・セルは、２リソグラフイ区画を越えない
    面積に対応する基板表面領域内に完全に形成されている
    事を特徴とする半導体メモリ。
  4. 【請求項４】上記離隔して並設された第１及び第２の記
    憶キヤパシタの間において上記１側壁上に絶縁分離層が
    設けられている事を特徴とする特許請求の範囲第３項に
    記載の半導体メモリ。
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