JPH07101863B2 - 多重アラーム送出回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置等の各部における装置の異常の有無を
監視し、アラーム部へアラームを送出する回路に係り、
特に多重アラーム送出における優先処理を実現するため
の多重アラーム送出回路に関するものである。

〔従来の技術〕

第１のアラームの発生によりその第１のアラームの発生
中および回復直後に第２のアラームが２次的に発生する
と見なされる場合、あるいは障害の重要度の違いによ
り、第１のアラームを優先的に処理したい場合は、第１
のアラームの発生中および回復直後に第２のアラームの
発生を禁止することがある。

従来、このような優先処理を行うには、アラーム収集を
行うアラーム部において、アラーム収集後にフアームウ
エアによる処理で行つていた。

〔発明が解決しようとする課題〕

上述した従来の処理方法では、チヤネル対応に定義され
たアラームに対して処理を行う場合、処理すべきアラー
ムの数が多くなり、フアームウエアの負担が大きくなる
という問題があつた。

〔課題を解決するための手段〕

本発明の多重アラーム送出回路は、チヤネル対応に定義
されたチヤネル番号をもつ第１のアラームが多重化され
た信号とその第１のアラームより送出優先順位が低くチ
ヤネル対応に定義されたチヤネル番号をもつ第２のアラ
ームが多重化された信号を送出する回路において、アラ
ームＡ（ｉ）（ｉ＝１〜ｎ）を検出して多重化し第１の
シリアルアラーム信号を出力する第１のアラーム検出回
路と、アラームＢ（ｉ）（ｉ＝１〜ｎ）を検出して多重
化し第２のシリアルアラーム信号を出力する第２のアラ
ーム検出回路と、上記第１のシリアルアラーム信号を入
力として（ｍ×ｎ）（m,n:任意の自然数）ビツトシフト
する（ｍ−１）×ｎビツトシフトレジスタと、この（ｍ
−１）×ｎビツトシフトレジスタから出力される上記第
１のシリアルアラーム信号の第ｉ番目のビツトＡ（ｉ）
が「１」（アラーム発生）のとき上記第２のシリアルア
ラーム信号の第ｉ番目のビツトＢ（ｉ）を「０」（アラ
ーム回復）にクリアするｍ個の優先処理回路と、この優
先処理回路の出力信号を入力信号としてｎビツトシフト
するｍ個のｎビツトシフトレジスタとから構成されるも
のである。

〔作用〕

本発明においては、アラーム送出回路にシフトレジスタ
による優先処理回路を設け、第１のアラームの発生中お
よび回復直後に２次的に発生する第２のアラームの発生
を禁止する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明の一実施例を示すブロツク図である。

図において、１はアラームＡ（ｉ）（ｉ＝１〜ｎ）を検
出して多重化しシリアルアラーム信号A101を出力するア
ラーム検出回路Ａ、２はアラームＢ（ｉ）（ｉ＝１〜
ｎ）を検出して多重化しシリアルアラーム信号B102を出
力するアラーム検出回路Ｂ、３はアラーム検出回路A1か
らのシリアルアラーム信号A101を入力として（ｍ×ｎ）
ビツトシフトする（ｍ−１）×ｎビツトシフトレジス
タ、４−１はこの（ｍ−１）×ｎビツトシフトレジスタ
３から出力されるシリアルアラーム信号A101の第ｉ番目
のビツトＡ（ｉ）が「１」（アラーム発生）のときシリ
アルアラーム信号B102の第ｉ番目のビツトＢ（ｉ）を
「０」（アラーム回復）にクリアする優先処理回路、５
−１はこの優先処理回路４−１の出力信号を入力信号と
してｎビツトシフトするｎビツトシフトレジスタであ
る。ここで、優先処理回路４−１〜４−ｎとｎビツトシ
フトレジスタ５−１〜５−ｎはｍ個がカスケード接続さ
れている。

103はシリアルアラーム信号Ａを示し、104はシリアルア
ラーム信号Ｂ、105はクロツクパルスを示す。

第２図および第３図は第１図の動作説明図で、第２
（ａ）はシリアルアラーム信号A101のビツトシーケンス
を示したものであり、第２図（ｂ）はシリアルアラーム
信号B102のビツトシーケンスを示したものである。そし
て、第３図における破線（イ）はこの区間マスクされる
ことを表わすものである。

つぎに第１図に示す実施例の動作を第２図（ａ），
（ｂ）および第３図（ａ），（ｂ）を参照して説明す
る。

まず、アラーム検出回路A1ではＡ（１）…Ａ（ｎ）のア
ラームが検出され、時分割多重されてシリアルアラーム
信号A101として出力される。このシリアルアラーム信号
A101のビツトシーケンスを第２図（ａ）に示す。アラー
ム検出回路B2ではＢ（１）…Ｂ（ｎ）のアラームが検出
され、時分割多重されてシリアルアラーム信号B102とし
て出力される。このシリアルアラーム信号B102のビツト
シーケンスを第２図（ｂ）に示す。

そして、シリアルアラーム信号A101は（ｍ−１）×ｎビ
ツトシフトレジスタ３で（ｍ−１）×ｎビツトシフトさ
れてシリアルアラーム信号A103として出力される。

つぎに、優先処理回路４−１はシリアルアラーム信号A1
03とシリアルアラーム番号B102を入力とし、シリアルア
ラーム信号A103の第ｉ番目のビツトＡ（ｉ）が「１」
（アラーム発生）のとき、シリアルアラーム信号B102の
第ｉ番目のビツトＢ（ｉ）を「０」（アラーム回復）に
固定する。そして、この優先処理回路４−１の出力はｎ
ビツトシフトレジスタ５−１に入力されて、ｎビツトシ
フトされる。

ここで、優先処理回路４−１〜４−ｎとｎビツトシフト
レジスタ５−１〜５−ｎはｍ個がカスケードに接続され
ており、前述の優先処理とｎビツトシフトがｍ回繰り返
される。

以上の動作により、第３図に示す通り、各チヤネルのア
ラームＡ（ｉ）の発生中およびアラームＡ（ｉ）の回復
の（ｍ−１）フレーム後の区間においてアラームＢ
（ｉ）の発生が禁止される。すなわち、チヤネル毎に２
次アラームの発生を禁止する処理が実現される。

〔発明の効果〕

以上説明したように本発明の多重アラーム送出回路によ
れば、第１のアラームの発生中および回復直後に２次的
に発生する第２のアラームの発生を多重化レベルでハー
ドウエア処理により禁止することが可能であるため、処
理すべきアラーム数が多い場合にアラーム部のフアーム
ウエアの負担を減らすことができる効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロツク図、第２図お
よび第３図は第１図の動作説明図である。 1,2……アラーム検出回路、３……（ｍ−１）×ｎビツ
トシフトレジスタ、４−１〜４−ｎ……優先処理回路、
５−１〜５−ｎ……ｎビツトシフトレジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】チヤネル対応に定義されたチヤネル番号を
   もつ第１のアラームが多重化された信号と該第１のアラ
   ームより送出優先順位が低くチヤネル対応に定義された
   チヤネル番号をもつ第２のアラームが多重化された信号
   を送出する回路において、アラームＡ（ｉ）（ｉ＝１〜
   ｎ）を検出して多重化し第１のシリアルアラーム信号を
   出力する第１のアラーム検出回路と、アラームＢ（ｉ）
   （ｉ＝１〜ｎ）を検出して多重化し第２のシリアルアラ
   ーム信号を出力する第２のアラーム検出回路と、前記第
   １のシリアルアラーム信号を入力として（ｍ×ｎ）（m,
   n:任意の自然数）ビツトシフトする（ｍ−１）×ｎビツ
   トシフトレジスタと、この（ｍ−１）×ｎビツトシフト
   レジスタから出力される前記第１のシリアルアラーム信
   号の第ｉ番目のビツトＡ（ｉ）が「１」（アラーム発
   生）のとき前記第２のシリアルアラーム信号の第ｉ番目
   のビツトＢ（ｉ）を「０」（アラーム回復）にクリアす
   るｍ個の優先処理回路と、この優先処理回路の出力信号
   を入力信号としてｎビツトシフトするｍ個のｎビツトシ
   フトレジスタとから構成されることを特徴とする多重ア
   ラーム送出回路。