JPH0355929A - 多重アラーム送出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置等の各部における装置の異常の有無を
監視し、アラーム部へアラームを送出する回路に係シ、
特に多重アラーム送出に釦ける優先処理を実現するため
の多重アラーム送出回路に関するものである。

〔従来の技術〕

第１のアラームの発生にようその第１のアラームの発生
中シよび回復直後にｔＸ２のアラームが２次的に発生す
ると見なされる場合、あるいは障害の重要度の違いによ
り、第１のアラームを優先的に処理したい場合は、第１
のアラームの発生中および回復直後に第２のアラームの
発生を禁止することがある． 従来、このような優先処理を行うには、アラーム収集を
行うアラーム部にかいて、アラーム収集後κファームウ
エアによる処理で行っていた。

〔発明が解決しようとする課題〕

上述した従来の処理方法では、チャネル対応に定義され
たアラームに対して処理を行う場合、処理すべきアラー
ムの数が多くなシ、ファームウエアの負担が大きくなる
という課題があった。

〔課題を解決するための手段〕

本発明の多重アラーム送出回路は、チャネル対応に定義
されたチャネル番号をもつ＠１のアラームが多重化され
た信号とその第１のアラームより送出優先順位が低くチ
ャネル対応に定義されたチャネル番号をもつ第２のアラ
ームが多重化された信号を送出する回路において、アラ
ームＡ（ｌ）（ｉ＝ｌ−ｎ）を検出して多重化し第１の
シリアルアラーム信号を出力する第１のアラーム検出回
路と、アラームＢ（ｉ）（ｉ＝ｘ〜ｎ）を検出して多重
化し第２のシリアルアラーム信号を出力する第２のアラ
ーム検出回路と、上記第１のシリアルアラーム信号を入
力として（ｍ×ｎ）（ｍ，ｎ：任意の自然数）ビットシ
フトする（ｍ−１）×ｎビットシフトレジスタと、この
（ｍ−１）×ｎビットシフトレジスクから出力される上
記第１のシリアルアラーム信号の第ｔ番目のビットＡ（
ｉ）がｒｔＪ（アラーム発生）のとき上記第２のシリア
ルアラーム信号の＠１番目のビットＢ（ｉ）をｒＯＪ　
（アラーム回復）にクリアするｍ個の優先処理回路と、
この優先処理回路の出力信号を入力信号としてｎビット
シフトするｍ個のｎビットシフトレジスタとから構成さ
れるものである。

〔作用〕

本発明にシいては、アラーム送出回路にシフトレジスタ
による優先処理回路を設け、第１のアラームの発生中む
よび回復直後に２次的に発生する第２のアラームの発生
を禁止する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。

図にシいて、１はア２−ムＡ（ｏ（　ｔ−１〜！ｌ　）
を検出して多重化しシリアルアラーム信号Ａ　１０１を
出力するアラーム検出回路Ａ，２はアラームＢ（ｔ）（
ｔ　＝ｉ〜ｎ）を検出して多重化しシリアルアラーム信
号Ｂ１０２を出力するアラーム検出回路Ｂ１３はアラー
ム検出回路Ａ１からのシリアルアラーム信号Ａ１０１を
入力として（ｍ×ｎ）ビットシフトする（！１１−１）
Ｘ！１ビットシフトレジスタ、４−１はこの（ｍ−１）
×ｎビットシフトレジスタ３から出力されるシリアルア
ラーム信号Ａ１０１の第ｌ番目のビットＡ（ｌ）が「１
」（アラーム発生）のときシリアルアラーム信号Ｂ１０
２の第ｉ番目のピットＢ（ｌ）を「０」（アラーム回復
）にクリアする優先処現回路、５−１はこの優先処理回
路４−１の出力信号を入力信号としてｎビットシフトす
るｎビットシフトレジスタである。ここで、優先処理回
路４−１〜４　−　ｎとｎビットシフトレジスタ５−１
〜５　−　ｎはｍ個がカスケード接続されている．１０
３はシリアルアラーム信号Ａを示し、１０４はシリアル
アラーム信号Ｂ，１０５はクロツクパルスを示す。

第２図釦よび第３図は第１図の動作説明図で、第２図（
ａ）はシリアルアラーム信号Ａ１０１のビットシーケン
スを示したものであう、第２図（ｂ）はシリアルアラー
ム信号Ｂ１０２０ピットシーケンスを示したものである
。そして、第３図にむける破線（イ）はこの区間マスク
されることを表わすものである。

つぎに第１図に示す実施例の動作を第２図（ａ），（ｂ
）および第３図（＆）　．　（ｂ）を参照して説明する
。

まず、アラーム検出回路Ａ１でぱＡ（ｉ）・・・Ａ　（
ｎ）のアラームが検出され、時分割多重されてシリアル
アラーム信号Ａ１０１として出力される。このシリアル
アラーム信号Ａ１０１のビットシーケンスヲ第２図０に
示す。アラーム検出回路Ｂ２ではＢ（ｉ）・・・Ｂ　（
ｎ）のアラームが検出され、時分割多重されてシリアル
ア２−ム信号Ｂ１０２として出力される。このシリアル
アラーム信号Ｂ１０２のビットシーケンスを第２図（ｂ
）に示す。

そして、シリアルアラーム信号Ａ１０１は（ｍ−１）×
ｎビットシフトレジスタ３で（ｉ１１−１）Ｘ！１ビッ
トシフトされてシリアルアラーム信号Ａ１０３として出
力される。

つぎに、優先処理回路４−１はシリアルアラーム信号Ａ
１０３とシリアルアクーム信号Ｂ１０２を入力とし、シ
リアルアラーム信号Ａ１０３の第１番目のビットＡ（ｉ
）が「ｌ」（アラーム発生）のとき、シリアルアラーム
信号Ｂ１０２の第１番目のビットＢ（ｉ）を「０」（ア
ラーム回復）に固定する。そして、この優先処理回路４
−１の出力はｎビットシフトレジスタ５−１に入力され
て、ｎビットシフトされる。

ここで、優先処理回路４−１〜４−ｎとｎビットシフト
レジスタ５−１〜５　−　ｎはｍ個がカスケードに接続
されておシ、前述の優先処理とｎビットシフトがｍ回繰
ｂ返される。

以上の動作によう、第３図に示す通シ、各チャネルのア
ラームＡ（ｉ）の発生中およびアラームＡ（ｉ）の回復
の（ｍ−１）フレーム後の区間にかいてアラームＢ（ｌ
）の発生が禁止される。すなわち、チャネル毎！ｃ２次
アラームの発生を禁止する処理が実現される。

〔発明の効果〕

以上説明したように本発明の多重アラーム送出回路によ
れば、第１のアラームの発生中および回復直後に２次的
に発生する第２のアラームの発生を多重化レベルでノ・
−ドウエア処理により禁止することが可能であるため、
処理すべきアラーム数が多い場合にアラーム部のファー
ムウエアの負担を減らすことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図か
よび第３図は第１図の動作説明図である。 １，２・●・●ア２−ム検出回路、３φ●・●（ｍ−１
）Ｘ＋ａビットシフトレジスタ、４−１〜４　−　ｎ●
●●●優先処理回路、５−１〜５−ｎ＃●●●ｎビット
シフトレジスタ。

Claims (1)

【特許請求の範囲】
1. 　チャネル対応に定義されたチャネル番号をもつ第１の
   アラームが多重化された信号と該第１のアラームより送
   出優先順位が低くチャネル対応に定義されたチャネル番
   号をもつ第２のアラームが多重化された信号を送出する
   回路において、アラームＡ（ｉ）（ｉ＝１〜ｎ）を検出
   して多重化し第１のシリアルアラーム信号を出力する第
   １のアラーム検出回路と、アラームＢ（ｉ）（ｉ＝１〜
   ｎ）を検出して多重化し第２のシリアルアラーム信号を
   出力する第２のアラーム検出回路と、前記第１のシリア
   ルアラーム信号を入力として（ｍ×ｎ）（ｍ、ｎ：任意
   の自然数）ビツトシフトする（ｍ−１）×ｎビットシフ
   トレジスタと、この（ｍ−１）×ｎビットシフトレジス
   タから出力される前記第１のシリアルアラーム信号の第
   １番目のビットＡ（ｉ）が「１」（アラーム発生）のと
   き前記第２のシリアルアラーム信号の第１番目のビット
   Ｂ（ｉ）を「０」（アラーム回復）にクリアするｍ個の
   優先処理回路と、この優先処理回路の出力信号を入力信
   号としてｎビットシフトするｍ個のｎビットシフトレジ
   スタとから構成されることを特徴とする多重アラーム送
   出回路。