JPH07104782B2

JPH07104782B2 - マイクロコンピュータ用タイマ装置

Info

Publication number: JPH07104782B2
Application number: JP60017127A
Authority: JP
Inventors: 信久渡辺
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-01-31
Filing date: 1985-01-31
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPS61175821A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はマイクロコンピュータに関し、特にデータア
クセスを間接指定により可能とするレジスタ（以下、デ
ータポインタと称する）と、タイマ機能を内蔵するマイ
クロコンピュータのタイマ装置に関する。

〔従来の技術〕

通常、コンピュータの演算で対象となるデータをアクセ
スする方法として、対象データのアドレスを持つレジス
タの内容を読み、それから対象データをアクセスする間
接アドレス指定を行う方法がある。この対象データを連
続するアドレスから読み出したり書き込んだりするの
に、対象データのアドレスをもつデータポインタが演算
実行時に自動的にインクリメントするとプログラムステ
ップが短くでき、簡潔なプログラムとなる。

〔発明が解決しようとする問題点〕

ところが、上述の如きインクリメント機能をデータポイ
ンタに持たせることは、データポインタをバイナリカウ
ンタ形式にする必要がありハードウエアが複雑になる等
の欠点がある。しかも常時このような連続するアドレス
に対する演算を実行するわけではないので、ハードウエ
アの使用効率が悪い。

この発明は斯る点に鑑みてなされたもので、ハードウエ
アを追加することなくデータポインタのオートインクリ
メント機能を加えることができると共にマイクロコンピ
ュータの内部システムを使用者の必要性に応じて柔軟に
変更することができるマイクロコンピュータのタイマ装
置を提供するものである。

〔問題点を解決するための手段〕

この発明によるマイクロコンピュータ用タイマ装置は、
間接アドレスレジスタとタイマを内蔵するマイクロコン
ピュータにおいて、上記間接アドレスレジスタとタイマ
（４）のアドレスを同一空間上に配置し、命令が間接指
定アドレスモード時で且つ間接指定アドレスが自動的に
１個づつ増加するモード時上記タイマ（４）を自動的に
インクリメントする間接アドレスレジスタとして働くよ
うに構成している。

〔作用〕

RAM（１）に含まれる間接アドレスレジスタすなわちデ
ータポインタとタイマ（４）のアドレスを同一のRAMア
ドレス空間上に配置する。そして命令が間接指定モード
となり、つまり信号DPIRが“1"となり、且つ間接指定ア
ドレスが自動的に１個づつ増加させるモードつまり信号
AUTDが“1"とした時にタイマ（４）を自動的にインクリ
メントする間接アドレスレジスタ（データポインタ）と
して働くようにする。これにより内蔵するタイマをオー
トマティックインクリメントデータポインタに可変でき
る。

〔実施例〕

以下、この発明の一実施例を第１図〜第４図に基づいて
詳しく説明する。

第１図は本実施例の全体の構成を示すもので、同図にお
いて、（１）はデータポインタをその一部に有するRA
M、（２）はRAMアドレスラッチ回路、（３）はアドレス
デコーダである。また、（４）はタイマ、（５）はデー
タポインタアドレス発生回路、（６）はROM（図示せ
ず）の命令を解読する命令デコーダで、この命令デコー
ダ（６）より出力される信号DPIRは間接アドレス指定の
アドレッシングモードを持つ命令が実行される時有効と
なる。つまり、命令が間接指定アドレスモードの時例え
ば“1"となり、そうでない時“0"となる。（７）は制御
レジスタで、この制御レジスタ（７）より出力される信
号AUTDは、プログラマブルにビットのセット、リセット
を行い通常モードとオートマチックインクリメントデー
タポインタモードを選択する制御信号である。例えば制
御信号AUTDが“0"のとき通常モード、“1"のときオート
マチックインクリメントデータポインタモードとなる。

次に第１図の動作を第２図を参照して説明する。

命令デコーダ（６）からの信号DPIRが“1"となり命令が
間接指定アドレスモードとなっている状態で、制御レジ
スタ（７）からの制御信号が“0"である通常モードで
は、クロックM2の期間でデータポインタアドレス発生回
路（５）より通常モードを表わすデータポインタ（DP）
アドレスが発生されてバス（８），（９）を介してクロ
ックM3の期間でそのアドレスの示すデータポインタの内
容が読み出されてRAMアドレスラッチ回路（２）にラッ
チされる。そして、クロックM0でRAMアドレスラッチ回
路（２）の内容がアドレスデコーダ（３）でデコードさ
れてRAM（１）に供給され、このRAM（１）より対象デー
タがバス（８）側に取り出される。そして、この取り出
された対象データは所要の信号処理を受けてクロックM1
で命令にもよるが例えばその演算結果がストアされる。
この通常モードではタイマ（４）は普通のタイマとして
働く。

一方、制御レジスタ（７）からの制御信号が“1"である
オートマチックインクリメントデータポインタモードで
は、クロックM2の期間でデータポインタアドレス発生回
路（５）よりオートマチックインクリメントデータポイ
ンタモードを表わすデータポインタアドレスが発生さ
れ、すなわちタイマ（４）のアドレスが発生され、バス
（８），（９）を介してタイマ（４）に供給される。そ
して、クロックM3でそのアドレスの示すタイマ（４）の
内容が読み出されてRAMアドレスラッチ回路（２）にラ
ッチされる。更に、クロックM0でRAMアドレスラッチ回
路（２）の内容がアドレスデコーダ（３）でデコードさ
れてRAM（１）に供給され、且つこの時タイマの内容は
１つ増加され、このRAM（１）より対象データがバス
（８）側に取り出される。そして、この取り出された対
象データは所要の信号処理を受けてクロックM1で命令に
もよるが例えばその演算結果がストアされる。このオー
トマチックインクリメントデータポインタモードでは、
タイマ（４）の内容がM3で取り出された後M0で１つ自動
的に増加されるので、タイマ（４）はオートマチックイ
ンクリメントデータポインタとして働く。

第３図はデータポインタアドレス発生回路（５）の具体
的回路の一例を示すもので、同図において、ライン▲
▼〜▲▼が設けられ、これはバス（８）に相当す
る。ライン▲▼と接地（GND）間に直列に電界効果
トランジスタ（以下、FETと称する）（10），（11）が
接続され、同様にライン▲▼と接地間にFET（1
2），（13）、ライン▲▼と接地間にFET（14），
（15）、ライン▲▼と接地間にFET（16），（17）
が接続される。FET（10），（12），（14），（16）の
各ゲート端子は共通接続されてインバータ（18）の出力
側に接続され、このインバータ（18）の入力側はナンド
回路（19）の出力端に接続される。ナンド回路（19）の
一方の入力端は端子（20）に接続され、この端子（20）
には命令デコーダ（６）（第１図）からの信号DPIRが供
給され、他方の入力端にはクロックM2が供給される。

また、制御レジスタ（７）（第１図）から制御信号AUTD
が供給される端子（21）がインバータ（22）を介してFE
T（11）のゲート端子に接続されると共に直接FET（1
3），（15），（17）のゲート端子に接続される。

いま、ライン▲▼〜▲▼のレベルは“1"にブリ
チャージされた状態にあり、ライン▲▼，▲▼
〜▲▼のレベルも、通常は“1"にブリチャージされ
た状態にある。端子（21）からの制御信号AUTDが“0"で
ある通常モードのときはインバータ（22）の出力が“1"
となりFET（11）がオンし、一方FET（13），（15），
（17）はオフする。そして、端子（20）に供給される信
号DPIRが“1"である間接指定アドレスモードのときはク
ロックM2が供給された時点でナンド回路（19）の出力が
“0"となり、インバータ（18）の出力が“1"となる。こ
の“1"の信号がFET（10），（12），（14），（16）の
ゲート端子に供給される。この結果、オン中にFET（1
1）に接続されているFET（10）につながるライン▲
▼のレベルが“0"となり、残りのライン▲▼〜▲
▼のレベルは“1"である。これを正論理で考えるとラ
イン▲▼のレベルが“1"となり、ライン▲▼〜
▲▼のレベルが“0"となる。そして、これを16進法
で考えると〔▲▼▲▼▲▼▲▼〕→
〔0000〕，〔▲▼▲▼▲▼▲▼〕→
〔0001〕より〔01〕となる。

つまり、通常モードではデータポインタアドレスを〔0
1〕とすると、データポインタアドレス発生回路（５）
よりデータポインタアドレス〔01〕が発生されることに
なる。

次に端子（21）からの制御信号AUTDが“1"であるオート
マチックインクリメントデータポインタモードのときは
FET（11）がオフし、FET（13），（15），（17）がオン
する。そして、端子（20）に供給される信号DPIRが“1"
である間接指定アドレスモードでクロックM2が供給され
ると、FET（10），（12），（14），（16）のゲート端
子に“1"の信号が供給される。この結果、オン中のFET
（13），（15），（17）に接続されているFET（12），
（14），（16）につながるライン▲▼〜▲▼の
レベルが“0"となり、残りのライン▲▼〜▲▼
のレベルは“1"である。これを上述同様正論理で考える
とライン▲▼〜▲▼のレベルが“1"となり、ラ
イン▲▼〜▲▼のレベルが“0"となる。そし
て、これを16進法で考えると〔▲▼▲▼▲
▼▲▼〕→〔1110〕，〔▲▼▲▼▲▼
▲▼〕→〔0000〕より〔E0〕となる。

つまり、オートマチックインクリメントデータポインタ
モードではデータポインタアドレスを〔E0〕とすると、
データポインタアドレス発生回路（５）よりデータポイ
ンタアドレス〔E0〕を発生されることになる。

第４図はタイマ（４）とその周辺の制御回路の具体的回
路の一例を示すもので、タイマ（４）としては例えば８
ビットのラッチ付バイナリカウンタが用いられる。（3
1,（32）は夫々信号DPIR,AUTDが供給される端子であっ
て、これはアンド回路（33）の各入力端に接続され、こ
のアンド回路（33）の残りの入力端にクロックM0が供給
される。また、端子（32）がインバータ（34）を介して
アンド回路（35）の一方の入力端に接続され、アンド回
路（35）の残りの各入力端にクロックM2及び通常のタイ
マとして動作する時に必要なクロック制御信号C1が供給
される。アンド回路（33），（35）の各出力端はノア回
路（36）の各入力端に夫々接続され、ノア回路（36）の
出力端はインバータ（37）を介してタイマ（４）のクロ
ック端子に接続される。

また、端子（31），（32）がアンド回路（38）の各入力
端に接続され、アンド回路（38）の残りの各入力端にク
ロックM3及びアドレスデコーダ（３）（第１図）からの
信号TAD（データポインタアドレス〔E0〕をデコードし
た信号）が供給される。また、アンド回路（39）が設け
られ、各入力端に通常のタイマとして動作するときの読
み出し信号C3,クロックM0及び信号TADが供給される。そ
して、アンド回路（38），（39）の各出力端がノア回路
（40）の各入力端に夫々接続され、ノア回路（40）の出
力端がインバータ（41）を介してタイマ（４）の読み出
し端子に接続される。

また、ナンド回路（42）が設けられ、各入力端に信号TA
D及び通常のタイマとして動作する時に必要な書き込み
信号C2が供給される。ナンド回路（42）の出力端はイン
バータ（43）を介してタイマ（４）の書き込み端子に接
続される。

いま、端子（31），（32）に供給される信号DPIR,AUTD
が共に“1"のとき、つまり、間接指定アドレスモードで
オートマチックインクリメントデータポインタモードの
とき、アンド回路（38）のゲートが開き、クロックM3が
印加された時点でアドレスデコーダ（３）（第１図）よ
りデータポインタアドレス〔E0〕のデコードされた信号
TADが供給されると、アンド回路（38）からの出力“1"
がノア回路（40）を通りインバータ（41）で反転されて
“1"の信号となり、タイマ（４）の読み出し端子に供給
される。そしてデータポインタアドレス〔E0〕に対応し
た位置の内容が読み出される。

また、信号DPIR,AUTDが共に“1"のとき、アドレス回路
（33）のゲートが開き、クロックM0が印加された時点で
アンド回路（33）の出力“1"がノア回路（36）を通りイ
ンバータ（37）で反転されて“1"の信号となりタイマ
（４）のクロック端子に供給され、これによりタイマ
（４）が１回インクリメントされる。

一方、信号AUTDが“0"のとき、つまり通常モードのとき
はインバータ（34）を通った“1"の信号によりアンド回
路（35）がゲートを開き、クロックM2,クロック制御信
号C1が印加されると、アンド回路（35）の出力が“1"と
なり、ノア回路（36），インバータ（37）を介してタイ
マ（４）のクロック端子に供給されてタイマ（４）がイ
ンクリメントされる。

また、アンド回路（39）に読み出し信号C3,クロックM0,
信号TADが供給されると、アンド回路（39）の出力が
“1"となり、ノア回路（40），インバータ（41）を介し
てタイマ（４）の読み出し端子に供給され、タイマ
（４）の内容が読み出される。

また、ナンド回路（42）に書き込み信号C2,信号TADが供
給されると、ナンド回路（39）の出力が“0"となり、イ
ンバータ（43）で反転されてタイマ（４）の書き込み端
子に供給され、所定位置に最初のデータポインタ値をロ
ードできる。

〔発明の効果〕

上述の如くこの発明によれば、間接アドレスレジスタ
（データポインタ）とタイマ（タイマレジスタ）のアド
レスを同一空間上に配置し、命令実行時データポインタ
アドレス発生回路を制御してどちらかのアドレスを選択
し、タイマが選ばれたときには１回の間接アドレス指定
モード時に命令実行時に１回タイマをインクリメント
し、間接アドレスはタイマレジスタの内容となり、それ
が示すアドレスの内容が演算対象となる。従って、デー
タポインタアドレス発生回路を制御する制御レジスタを
設け、プログラマブルに通常のデータポインタとオート
マチックインクリメントデータポインタ（この場合タイ
マレジスタがデータポインタ）を選択すれば演算内容に
より最適な形式を選べることになる。そして、本来のデ
ータポインタのハードウエアは従来の如くバイナリカウ
ンタの形式とする必要はなく単なるレジスタでよい。つ
まり、ハードウエアを追加することなくデータポインタ
のオートインクリメント機能を加えることができる。ま
た、マイクロコンピュータの内部システムの必要性に応
じて柔軟に変更可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の動作説明に供するための線図、第３図及び第
４図は夫々この発明の要部の一例を示す回路構成図であ
る。（１）はRAM、（２）はRAMアドレスラッチ回路、（３）
はアドレスデコーダ、（４）はタイマ、（５）はデータ
ポインタアドレス発生回路、（６）は命令デコーダ、
（７）は制御レジスタである。

Claims

【特許請求の範囲】

【請求項１】命令デコーダ、制御レジスタ、データポイ
ンタアドレス発生回路、RAMアドレスラッチ回路、デー
タポインタをその一部に有するRAM、およびタイマを内
蔵するマイクロコンピュータにおいて、前記データポインタのアドレスとタイマのアドレスを同
一空間上に配置し、前記命令デコーダの出力が間接指定アドレスモードを示
す状態において、前記制御レジスタの制御信号が一方の状態の通常モード
では、前記データポインタアドレス発生回路からデータ
ポインタアドレスが発生され、データポインタの内容が
読み出され、RAMアドレスラッチ回路にラッチされると
共に前記タイマを通常のタイマとして動作させ、前記制御レジスタの制御信号が他方の状態のオートマチ
ックデータポインタモードでは、前記データポインタア
ドレス発生回路から前記タイマのアドレスが供給され、
タイマの内容が読み出され、RAMアドレスラッチ回路に
ラッチされ、且つ、前記タイマのアドレスは自動的に変
化して前記タイマをオートマチックデータポインタとし
て動作させるようにしたことを特徴とするマイクロコン
ピュータ用タイマ装置。