JPH0690680B2

JPH0690680B2 - 情報処理装置

Info

Publication number: JPH0690680B2
Application number: JP4178687A
Authority: JP
Inventors: 孝行野口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-02-25
Filing date: 1987-02-25
Publication date: 1994-11-14
Anticipated expiration: 2009-11-14
Also published as: JPS63208142A

Description

【発明の詳細な説明】技術分野本発明は情報処理装置に関し、特にマイクロプログラム
により読出し書込み可能な、小容量のランダムアクセス
メモリ（以下RAMとする）を搭載する情報処理装置に関
する。

従来技術従来、この種の情報処理装置は、小容量のRAMと、このR
AMに書込む情報を保持するレジスタと、このRAMアドレ
スを保持するアドレスレジスタとにより構成され、アド
レスレジスタの指示するRAMのアドレスに、レジスタが
保持している情報がそのまま書込まれていた。

このような従来の情報処理装置では、アドレスレジスタ
の指示するRAMのアドレスに、レジスタが保持している
情報がそのまま書込まれているので、RAMに書込む情報
が情報処理装置の動作モードなどにより修飾される場合
には、修飾される情報のみを必要とし、もとの情報は不
要であるにもかかわらず、動作モードなどにより修飾さ
れる数だけRAMの容量が必要とされ、RAMの使用効率を低
下させてしまうという欠点がある。

また、マイクロプログラムがRAMに対して動作モードな
どにより修飾される情報の読出し書込みを行おうとした
場合には、マイクロプログラムは動作モードなど修飾条
件を判断し、RAMのアドレスを決定したのちでなければ
読出し書込みを行うことができないこととなり、性能を
低下させる要因になるという欠点がある。

発明の目的本発明は上記のような従来のものの欠点を除去すべくな
されたもので、RAMの容量を小さくすることができ、マ
イクロプログラムのステップ数を削減し、性能を向上さ
せることができる情報処理装置の提供を目的とする。

発明の構成本発明による情報処理装置は、読出し書込み自在の記憶
手段と、前記記憶手段に書込むための書込み情報を一時
格納する格納手段と、前記記憶手段に供給されるアドレ
スを一時格納するアドレス格納手段とを有する情報処理
装置であって、前記アドレス格納手段に格納されたアド
レスをデコードして前記書込み情報の修飾のための修飾
情報と前記修飾のための演算指示とを出力するデコーダ
と、前記デコーダからの前記演算指示に基づいて前記書
込み情報と前記修飾情報との演算を行う演算手段とを設
け、前記演算手段からの演算結果を前記アドレス格納手
段に格納された前記アドレスで指定される前記記憶手段
の番地に書込むようにしたことを特徴とする。

実施例次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、小容量のランダムアク
セスメモリ（以下RAMとする）１と、レジスタ２と、ア
ドレスレジスタ３と、デコーダ４と、演算回路５とから
構成されている。RAM1は512ワード（１ワードは32ビッ
トとする）で構成されており、マイクロプログラムが読
出し書込みを行うことが可能なRAMである。レジスタ２
は入力線10を介して入力されたRAM1に書込もうとする情
報を保持する32ビット構成のレジスタである。アドレス
レジスタ３は信号線11を介して入力されたRAM1の読出し
書込みを行うアドレスを保持するレジスタであり、８ビ
ットで構成されている。

このレジスタ２およびアドレスレジスタ３はハードウエ
ア制御のみならず、マイクロプログラムによっても制御
可能となっている。

デコーダ４は情報処理装置の動作モードによって有効か
無効かが制御され、アドレスレジスタ３の保持するRAM1
のアドレスをデコードして、第２図に示すような、この
アドレスに対応するデータと演算指示とを出力するよう
構成されている。演算回路５はレジスタ２の保持するRA
M1に書込もうとする情報と、デコーダ４から出力れレジ
スタ２の保持する情報を修飾するためのデータとを入力
とし、デコーダ４から出力される演算指示に基づく演算
を行い、この演算結果をRAM1に書込む。

この演算回路５の出力がアドレスレジスタ３の保持する
RAM1のアドレスに書込まれる。

第２図は第１図のデコーダ４への入力に対する出力の内
容を示す図である。図において、デコーダ４は信号線1
2,13を介して夫々入力されたアドレスおよび動作モード
の内容に従って、信号線15,16を介して夫々データおよ
び演算指示の内容を演算回路５に出力する。

第３図は本発明の一実施例の動作を説明するための図で
ある。図においては各々のケース毎にレジスタ２とアド
レスレジスタ３とに夫々格納される内容を示している。

次に、第１図〜第３図を用いて本発明の一実施例の動作
について説明する。

ケース１においては、レジスタ２に16進の“00002100"
（“”は16進数を表す）が保持されており、このデータ
は信号線14を介して演算回路５に入力される。このと
き、アドレスレジスタ３には16進数の“00"のアドレス
が保持されており、このアドレスは信号線12を介してRA
M1に入力されて書込みアドレスを指示するとともに、デ
コーダ４にデコードを行うためのアドレスとして供給さ
れる。

デコーダ４は信号線12を介して供給された“00"のアド
レスと、信号線13を介して供給される情報処理装置の動
作モードである２進の‘0'（‘’は２進数を表す）との
入力により、第２図に示すような内容に基づいてデコー
ドを行う。情報処理装置の動作モードが２進数の‘0'で
あることにより、信号線12を介して供給されるアドレス
レジスタ３からのアドレスに無関係に、デコーダ４から
は信号線15を介して16進の“00000000"が演算回路５に
出力されるとともに、信号線16を介して演算回路５に
「論理和」の演算指示が送出される。

演算回路５は信号線14を介して供給される16進の“0000
2100"と、信号線15を、介して供給される16進の“00000
000"とを信号線16を介して指示される「論理和」の演算
指示により論理和演算して、その演算結果を信号線17を
介してRAM1に出力する。信号線17を介して入力される演
算結果がアドレスレジスタ３で保持されるRAM1のアドレ
スに書込まれる。

つまり、このケース１のように情報処理装置の動作モー
ドが２進の‘0'である場合には、レジスタ２に保持され
ている情報がアドレスレジスタ３で保持されたRAM1のア
ドレスにそのまま書込まれる。

ケース２においては、レジスタ２に16進の“00002100"
が保持されており、このデータは信号線14を介して演算
回路５に入力される。アドレスレジスタ３には16進の
“00"のアドレスが保持されており、このアドレスは信
号線12を介してRAM1に入力されて書込みアドレスを指示
するとともに、デコーダ４にデコードを行うためのアド
レスとして供給される。

デコーダ４は信号線12を介して供給される16進の“00"
アドレスと、信号線13を介して供給される情報処理装置
の動作モードである２進の‘1'との入力により、第２図
に示すような内容に基づいてデコードを行う。

情報処理装置の動作モードが２進の‘1'であることによ
り、信号線12を介して供給される16進の“00"のアドレ
スがデコード情報として有意となり、デコーダ４からは
信号線15を介して16進の“7FFFE000"が演算回路５に出
力されるとともに、信号線16を介して演算回路５に「論
理積」の演算指示が送出される。

演算回路５は信号線14を介して供給される16進の“0000
2100"と信号線15を介して供給される16進の“7FFFE000"
とを、信号線16を介して指示される「論理積」の演算指
示により論理積演算してその演算結果を信号線17を介し
てRAM1に入力する。信号線17を介して入力される演算結
果がアドレスレジスタ３で保持されるRAM1のアドレスに
書込まれる。

つまり、RAM1のアドレス“00"に16進の“00002000"とい
う演算結果が書込まれる。

ケース３においては、レジスタ２に16進の“FFFFF000"
が保持されておりこのデータは信号線14を介して演算回
路５に入力される。アドレスレジスタ３には16進の“0
1"のアドレスが保持されており、このアドレスは信号線
12を介してRAM1に入力されて書込みアドレスを指示する
とともに、デコーダ４にデコードを行うためのアドレス
として供給される。

デコーダ４は信号線12を介して供給される16進の“01"
のアドレスと、信号線13を介して供給される情報処理装
置の動作モードである２進の‘1'とを、第２図に示すよ
うな内容に基づいてデコードを行う。

情報処理装置の動作モードが２進の‘1'であることによ
り、信号線12を介して供給される16進の“01"のアドレ
スがデコード情報として有意となり、信号線15を介して
16進の“00000800"が演算回路５に出力されるととも
に、信号線16を介して演算回路５に「論理和」の演算指
示が送出される。

演算回路５は信号線14を介して供給される16進の“FFFF
F000"と、信号線15を介して供給される16進の“0000080
0"とを、信号線16を介して指示される「論理和」の演算
指示により論理和演算して、その演算結果を信号線17を
介してRAM1に出力する。信号線17を介して入力される演
算結果がアドレスレジスタ３で保持されるRAM1のアドレ
スに書込まれる。

つまり、RAM1のアドレス“01"に16進の“FFFFF800"とい
う演算結果が書込まれる。

ケース４においては、レジスタ２に16進の“03FFC200"
が保持されており、このデータは信号線14を介して演算
回路５に入力される。アドレスレジスタ３には16進の
“02"のアドレスが保持されており、このアドレスは信
号線12を介してRAM1に入力されて書込みアドレスを指示
するとともに、デコーダ４にデコードを行うためのアド
レスとして供給される。

デコーダ４は信号線12を介して供給された16進の“02"
のアドレスと、信号線13を介して供給される情報処理装
置の動作モードである２進の‘1'とを、第２図に示すよ
うな内容に基づいてデコードを行う。

情報処理装置の動作モードが２進の‘1'であることによ
り、信号線12を介して供給される16進の“02"のアドレ
スがデコード情報として有意となり、信号線15を介して
16進の“00001000"が演算回路５に出力されるととも
に、信号線16を介して演算回路５に「算術加算」の演算
指示が送出される。

演算回路５は信号線14を介して供給される16進の“03FF
C200"と、信号線15を介して供給される16進の“0000100
0"とを、信号線16を介して指示される「算術加算」の演
算指示により算術加算演算して、その演算結果を信号線
17を介してRAM1に出力する。信号線17を介して入力され
る演算結果はアドレスレジスタ３で保持されるRAM1のア
ドレスに書込まれる。

つまり、RAM1のアドレス“02"に16進の“03FFD200"とい
う演算結果が書込まれる。

ケース５においては、レジスタ２に16進の“03F00000"
が保持されており、このデータは信号線14を介して演算
回路５に入力される。アドレスレジスタ３には16進の
“03"のアドレスが保持されており、このアドレスは信
号線12を介してRAM1に入力されて書込みアドレスを指示
するとともに、デコーダ４にデコードを行うためのアド
レスとして供給される。

デコーダ４は信号線12を介いて供給される16進の“03"
のアドレスと、信号線13を介して供給される情報処理装
置の動作モードである２進の‘1'とを、第２図に示すよ
うな内容に基づいてデコードを行う。

情報処理装置の動作モードが２進の‘1'であることによ
り、信号線12を介して供給される16進の“03"のアドレ
スがデコード情報として有意となり、信号線15を介して
16進の“00000000"が演算回路５に出力されるととも
に、信号線16を介して演算回路５に「論理和」の演算指
示が送出される。

演算回路５は信号線14を介して供給される16進の“03F0
0000"と、信号線15を介して供給される16進の“0000000
0"とを、信号線16を介して指示される「論理和」の演算
指示により論理和演算して、その演算結果を信号線17を
介してRAM1に入力する。信号線17を介して入力される演
算結果がアドレスレジスタ３で保持されるRAM1のアドレ
スに書込まれる。

つまり、RAM1のアドレス“03"に16進の“03F00000"とい
う演算結果が書込まれる。

このように、アドレスレジスタ３に保持されたアドレス
をデコーダ４でデコードし、このデコーダ４からのRAM1
への書込み情報を修飾するための修飾情報と、この修飾
のための演算指示とにより演算回路５で演算を行い、そ
の演算結果をアドレスレジスタ３に保持されたアドレス
で指定されるRAM1の番地に書込むようにすることによっ
て、RAM1への書込み情報が情報処理装置の動作モードな
どにより修飾される場合に、同一情報を動作モードなど
により修飾される数だけ持つ必要がなくなり、唯一の情
報（演算結果）だけを格納すればよいことになるので、
RAM1の容量を小さくすることができる。

また、動作モードなどにより修飾される情報がRAM1内に
唯一の情報となることにより、マイクロプログラムは読
出し書込みを行う場合、動作モードを判断してRAM1のア
ドレスを決定する必要がなくなるので、マイクロプログ
ラムのステップ数を削減することができ、性能を向上さ
せることができる。

尚、本発明の一実施例では情報処理装置の動作モードを
デコーダ４において有効性の確認信号として用いたが、
この動作モードを入力データの一部（たとえば、アドレ
スの上位に付加する）とみなして活用することも可能で
あることは明白である。

発明の効果以上説明したように本発明によれば、RAMに供給される
アドレスをデコードして、RAMへの書込み情報の修飾の
ための修飾情報と演算指示とを得て、この演算指示に基
づいた書込み情報と修飾情報との演算結果をRAMの当該
アドレスに書込むようにすることによって、RAMの容量
を小さくすることができ、マイクロプログラムのステッ
プ数を削減し、性能を向上させることができるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図のデコーダにおける入力の内容に対する出力の内
容を示す図、第３図は本発明の一実施例の動作を説明す
るための図である。主要部分の符号の説明１……RAM ４……デコーダ５……演算回路

Claims

【特許請求の範囲】

【請求項１】読出し書込み自在の記憶手段と、前記記憶
手段に書込むための書込み情報を一時格納する格納手段
と、前記記憶手段に供給されるアドレスを一時格納する
アドレス格納手段とを有する情報処理装置であって、前
記アドレス格納手段に格納されたアドレスをデコードし
て前記書込み情報の修飾のための修飾情報と前記修飾の
ための演算指示とを出力するデコーダと、前記デコーダ
からの前記演算指示に基づいて前記書込み情報と前記修
飾情報との演算を行う演算手段とを設け、前記演算手段
からの演算結果を前記アドレス格納手段に格納された前
記アドレスで指定される前記記憶手段の番地に書込むよ
うにしたことを特徴とする情報処理装置。