JPH0148594B2 - - Google Patents
Info
- Publication number
- JPH0148594B2 JPH0148594B2 JP15678084A JP15678084A JPH0148594B2 JP H0148594 B2 JPH0148594 B2 JP H0148594B2 JP 15678084 A JP15678084 A JP 15678084A JP 15678084 A JP15678084 A JP 15678084A JP H0148594 B2 JPH0148594 B2 JP H0148594B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- contour
- bit information
- stage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 208000003580 polydactyly Diseases 0.000 description 1
Landscapes
- Image Generation (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、画像輪郭の処理回路に関し、特に、
文字或いは画像（以下、画像と言う）の輪郭デー
タに基づいて該画像の塗りつぶし情報を生成す
る、画像輪郭処理回路に関するものである。
文字或いは画像（以下、画像と言う）の輪郭デー
タに基づいて該画像の塗りつぶし情報を生成す
る、画像輪郭処理回路に関するものである。
［従来の技術］
本発明の従来技術として、例えば、特開昭58−
142390号公報開示の技術がある。これら従来技術
で、与えられた画像輪郭からその内部の塗りつぶ
しを行なうには、輪郭データより求めた輪郭ビツ
トをビツトマツプメモリに展開して記憶し、次に
該メモリを各ビツト毎に順次読出してその内容が
輪郭ビツトか否かをチエツクし、同一ライン上で
検出した寄数番目の輪郭ビツトから、次の輪郭ビ
ツトまでに相当する区間について、別途出力用の
リフレツシユメモリ等に順次画像「有り」の情報
を書込むようにしている。
142390号公報開示の技術がある。これら従来技術
で、与えられた画像輪郭からその内部の塗りつぶ
しを行なうには、輪郭データより求めた輪郭ビツ
トをビツトマツプメモリに展開して記憶し、次に
該メモリを各ビツト毎に順次読出してその内容が
輪郭ビツトか否かをチエツクし、同一ライン上で
検出した寄数番目の輪郭ビツトから、次の輪郭ビ
ツトまでに相当する区間について、別途出力用の
リフレツシユメモリ等に順次画像「有り」の情報
を書込むようにしている。
［発明が解決しようとする問題点］
そのためこの種の従来装置では、輪郭ビツトか
否かのチエツク動作に伴なつてデータ処理に時間
がかかり、高速の塗りつぶし処理が出来なかつ
た。
否かのチエツク動作に伴なつてデータ処理に時間
がかかり、高速の塗りつぶし処理が出来なかつ
た。
従つて本発明は、簡単な構成で高速に画像の塗
りつぶしが出来るようにした画像輪郭処理回路を
提供するものである。
りつぶしが出来るようにした画像輪郭処理回路を
提供するものである。
［問題点を解決するための手段］
以下、本発明を図面に基づいて詳細に説明す
る。
る。
第２図は、本発明になる画像輪郭処理回路の一
実施例を示す概略構成図である。
実施例を示す概略構成図である。
図において１は、輪郭ビツトを例えば「１」と
し他を「０」とした輪郭ビツト情報を、同一ライ
ン上で隣接するＮビツトを単位として順次出力す
る輪郭ビツト情報発生部であり、解読部１１、メ
モリ１２、出力部１３などで構成されている。
し他を「０」とした輪郭ビツト情報を、同一ライ
ン上で隣接するＮビツトを単位として順次出力す
る輪郭ビツト情報発生部であり、解読部１１、メ
モリ１２、出力部１３などで構成されている。
前記解読部１１は、例えば外部より供給した輪
郭データ１４（多くの場合コード化されている）
に基づいて輪郭の形状に該当するビツト情報を解
読再生し、該解読部１１で求めた輪郭ビツトに関
する情報をメモリ１２に記憶する。
郭データ１４（多くの場合コード化されている）
に基づいて輪郭の形状に該当するビツト情報を解
読再生し、該解読部１１で求めた輪郭ビツトに関
する情報をメモリ１２に記憶する。
前記出力部１３は、メモリ１２に記憶した情報
に基づいて、輪郭位置に該当するビツトを例えば
「１」とし他を「０」とした輪郭ビツト情報を生
成し、更に、該生成した輪郭ビツト情報を、同一
ライン上で隣接する複数（Ｎ）ビツトを単位とし
て出力する。
に基づいて、輪郭位置に該当するビツトを例えば
「１」とし他を「０」とした輪郭ビツト情報を生
成し、更に、該生成した輪郭ビツト情報を、同一
ライン上で隣接する複数（Ｎ）ビツトを単位とし
て出力する。
第２図の２は、後述する通り、Ｎ段の処理単位
がカスケード状に接続された変換部２１、及び該
変換部２１の出力を一時的にラツチするラツチ回
路２２を具備した塗りつぶし情報発生部であり、
前記輪郭ビツト情報発生部１から供給されたＮビ
ツトの輪郭ビツト情報に基づいて、当該Ｎビツト
の情報に対応する区間についての塗りつぶしビツ
ト情報（Ｎビツト）をパラレルに出力する。
がカスケード状に接続された変換部２１、及び該
変換部２１の出力を一時的にラツチするラツチ回
路２２を具備した塗りつぶし情報発生部であり、
前記輪郭ビツト情報発生部１から供給されたＮビ
ツトの輪郭ビツト情報に基づいて、当該Ｎビツト
の情報に対応する区間についての塗りつぶしビツ
ト情報（Ｎビツト）をパラレルに出力する。
３は書き込み回路であり、前記塗りつぶし情報
発生部２から順次出力される情報をメモリ４の所
定アドレスに書き込んで塗りつぶしデータを再生
する。
発生部２から順次出力される情報をメモリ４の所
定アドレスに書き込んで塗りつぶしデータを再生
する。
次に、前記塗りつぶし情報発生部２の詳細な構
成を第１図に示す。
成を第１図に示す。
第１図において、入力ビツト情報A1〜Aoは、
前記輪郭ビツト情報発生部１より供給されるＮ桁
の輪郭ビツト情報である。
前記輪郭ビツト情報発生部１より供給されるＮ桁
の輪郭ビツト情報である。
そして、各入力ビツト情報A1〜Aoに対応して、
処理単位５1〜５ｎが夫々設けられており、これ
ら各処理単位を図示の如くカスケード状に従属接
続して前記変換部２１が構成されている。
処理単位５1〜５ｎが夫々設けられており、これ
ら各処理単位を図示の如くカスケード状に従属接
続して前記変換部２１が構成されている。
前記各処理単位５ｉは、輪郭ビツト情報発生部
１から供給されたＮビツトの情報の任意ｉ桁目の
入力ビツト情報Alと、前段からの繰上げ情報Cl-1
との論理和をｉ桁目の出力ビツト情報Blとして発
生するOR（論理和）回路と、前記任意ｉ桁目の
入力ビツト情報Alと、前段からの繰上げ情報Bl-1
との排他的論理和を次段への繰上げ情報Clとして
出力するEXOR（排他的論理和）回路との組み合
せによつて構成されており、前記各出力ビツト情
報B1〜Boが書き込み回路３を介してメモリ４に
順次記憶される。
１から供給されたＮビツトの情報の任意ｉ桁目の
入力ビツト情報Alと、前段からの繰上げ情報Cl-1
との論理和をｉ桁目の出力ビツト情報Blとして発
生するOR（論理和）回路と、前記任意ｉ桁目の
入力ビツト情報Alと、前段からの繰上げ情報Bl-1
との排他的論理和を次段への繰上げ情報Clとして
出力するEXOR（排他的論理和）回路との組み合
せによつて構成されており、前記各出力ビツト情
報B1〜Boが書き込み回路３を介してメモリ４に
順次記憶される。
ラツチ回路２２は、第Ｎ段目（最終段目）の処
理単位５ｎから出力される繰上げ情報Coを一時
的にラツチし、該ラツチした情報を第１段目の処
理単位５1に供給する繰上げ情報C0として出力す
る。
理単位５ｎから出力される繰上げ情報Coを一時
的にラツチし、該ラツチした情報を第１段目の処
理単位５1に供給する繰上げ情報C0として出力す
る。
該ラツチ回路２２は、動作の開始、及び１ライ
ンの処理の終了のたびにRS端子からの指令に従
つてリセツトされる。
ンの処理の終了のたびにRS端子からの指令に従
つてリセツトされる。
［作用］
次に、第１図及び第２図に示した構成の動作を
具体例に従つて説明する。
具体例に従つて説明する。
今、例えば、第３図に示した如き画像６の輪郭
形状が前記輪郭データ１４によつて与えられたと
する。
形状が前記輪郭データ１４によつて与えられたと
する。
第４図は、前記画像６の任意ラインLnにおけ
る輪郭ビツト情報を模式的に示す図であり、「１」
が輪郭情報に対応している。
る輪郭ビツト情報を模式的に示す図であり、「１」
が輪郭情報に対応している。
前記出力部１３は、第４図に示した如き任意１
ラインの輪郭ビツト情報を、各出力サイクル毎
に、隣接するＮビツトを単位として、順次出力す
る。
ラインの輪郭ビツト情報を、各出力サイクル毎
に、隣接するＮビツトを単位として、順次出力す
る。
即ち、第４図の区間，，は、隣接８ビツ
ト（Ｎ＝８）を単位とした場合の出力サイクルを
示し、例えば第サイクルでは「01000000」なる
信号が、入力ビツト情報A1〜A8として塗りつぶ
し情報発生回路２に供給される。
ト（Ｎ＝８）を単位とした場合の出力サイクルを
示し、例えば第サイクルでは「01000000」なる
信号が、入力ビツト情報A1〜A8として塗りつぶ
し情報発生回路２に供給される。
第５図〜は、前記変換部２１における入出
力ビツト情報Ａ，Ｂ及び繰上げ情報Ｃの関係を、
前記第４図の各サイクル〜に対応して示す状
態図である。
力ビツト情報Ａ，Ｂ及び繰上げ情報Ｃの関係を、
前記第４図の各サイクル〜に対応して示す状
態図である。
以下、第５図の状態図を参照しながら各サイク
ルの動作を説明する。
ルの動作を説明する。
第１サイクルの動作
任意ラインの初期状態においてラツチ回路２
２はリセツトされているので、C0＝０である。
２はリセツトされているので、C0＝０である。
従つて、第１段目の処理単位５1は、A1＝０
とC0＝０のORによつてB1＝０となり、EXOR
によつてC1＝０となる。
とC0＝０のORによつてB1＝０となり、EXOR
によつてC1＝０となる。
第２段目の処理単位５2は、A2＝１とC1＝０
のORによつてB2＝１となり、EXORによつて
C2＝１となる。
のORによつてB2＝１となり、EXORによつて
C2＝１となる。
次に第３段目の処理単位５3は、A3＝０とC2
＝１のORによつてB3＝１となり、EXORによ
つてC3＝１となる。
＝１のORによつてB3＝１となり、EXORによ
つてC3＝１となる。
以下、第８段目まで同様の状態を繰返し、
C8＝１がラツチ回路２２に取込まれ、次のサ
イクルのC0となる。
C8＝１がラツチ回路２２に取込まれ、次のサ
イクルのC0となる。
第２サイクルの動作
第１段目の処理単位５1は、A1＝０とC0＝１
のORによつてB1＝１となり、EXORによつて
C1＝１となる。
のORによつてB1＝１となり、EXORによつて
C1＝１となる。
第２段目の処理単位５2は、A2＝０とC1＝１
のORによつてB2＝１となり、EXORによつて
C2＝０となる。
のORによつてB2＝１となり、EXORによつて
C2＝０となる。
第３段目の処理単位５3は、A3＝０とC2＝０
のORによつてB3＝０となり、EXORによつて
C3＝０となる。
のORによつてB3＝０となり、EXORによつて
C3＝０となる。
以下、第６段目まで同様の状態を繰返し、
C6＝０となる。
C6＝０となる。
第７段目の処理単位５7は、A7＝１とC6＝０
のORによつてB7＝１となり、EXORによつて
C7＝１となる。
のORによつてB7＝１となり、EXORによつて
C7＝１となる。
第８段目の処理単位５8は、A8＝０とC7＝１
のORによつてB8＝１となり、EXORによつて
C8＝１となる。このC8＝１は前記と同様ラツ
チ回路２２に取込まれ、次サイクルのC0とな
る。
のORによつてB8＝１となり、EXORによつて
C8＝１となる。このC8＝１は前記と同様ラツ
チ回路２２に取込まれ、次サイクルのC0とな
る。
第３サイクルの動作
第１段目の処理単位５1は、A1＝０とC0＝１
のORによつてB1＝１となり、EXORによつて
C1＝１となる。
のORによつてB1＝１となり、EXORによつて
C1＝１となる。
以下、第６段目まで同様の状態を繰返し、
C6＝１となる。
C6＝１となる。
第７段目の処理単位５7は、A7＝１とC6＝１
のORによつてB7＝１となり、EXORによつて
C7＝０となる。
のORによつてB7＝１となり、EXORによつて
C7＝０となる。
第８段目の処理単位５8は、A8＝０とC7＝０
のORによつてB8＝０となり、EXORによつて
C8＝０となる。そしてこのC8＝０は前記と同
様ラツチ回路２２に取込まれ、次サイクルの
C0となる。
のORによつてB8＝０となり、EXORによつて
C8＝０となる。そしてこのC8＝０は前記と同
様ラツチ回路２２に取込まれ、次サイクルの
C0となる。
第６図は、以上の各サイクル毎に求められた出
力ビツト情報B1〜B8を、第４図の例に倣つて示
す図である。
力ビツト情報B1〜B8を、第４図の例に倣つて示
す図である。
この第４図と第６図の対比に示されているよう
に、第６図におけるビツト情報「１」は、第４図
における奇数番目の輪郭ビツトから、次の輪郭ビ
ツトまでの区間の塗りつぶし情報になつている。
に、第６図におけるビツト情報「１」は、第４図
における奇数番目の輪郭ビツトから、次の輪郭ビ
ツトまでの区間の塗りつぶし情報になつている。
即ち、前記出力ビツト情報Ｂは、第３図に示し
た画像６の内部を塗りつぶした情報を形成する。
た画像６の内部を塗りつぶした情報を形成する。
［他の実施例］
第４図〜第６図に関連する以上の説明では、処
理単位５の段数を８段とした場合について述べて
きたが、本発明がこれに限らず任意の段数で実施
し得ることは勿論である。
理単位５の段数を８段とした場合について述べて
きたが、本発明がこれに限らず任意の段数で実施
し得ることは勿論である。
そして、各処理単位５の構成および接続を第１
図の如く成すことにより、各１サイクルで同時に
複数桁の情報Ｂを求めることができ、該処理単位
５の段数を適宜増設することにより、極めて高速
に塗りつぶし情報を求めることが可能となる。
図の如く成すことにより、各１サイクルで同時に
複数桁の情報Ｂを求めることができ、該処理単位
５の段数を適宜増設することにより、極めて高速
に塗りつぶし情報を求めることが可能となる。
［発明の効果］
本発明は以上詳しく述べてきた通り、画像の輪
郭ビツト情報を塗りつぶし情報に変換する画像輪
郭処理回路であつて；輪郭ビツト情報を、同一ラ
イン上で隣接するＮビツトを単位として順次供給
する輪郭ビツト情報発生部と；該供給されたＮビ
ツトの情報の任意ｉ桁目の入力ビツト情報Alと、
前段からの繰上げ情報Cl-1との論理和をｉ桁目の
出力ビツト情報Blとして発生するOR回路と、前
記任意ｉ桁目の入力ビツト情報Alと、前段からの
繰上げ情報Bl-1との排他的論理和を次段への繰上
げ情報Clとして出力するEXOR回路との組合わせ
から成る第ｉ段目の処理単位を、Ｎ段カスケード
状に接続して構成した変換部と；第Ｎ段目の処理
単位より出力した繰上げ情報Coをラツチし、該
ラツチした情報を第１段目の処理単位に供給する
繰上げ情報C0として出力するラツチ回路；とい
う非常に簡単な構成の回路から成ることを特徴と
するものである。
郭ビツト情報を塗りつぶし情報に変換する画像輪
郭処理回路であつて；輪郭ビツト情報を、同一ラ
イン上で隣接するＮビツトを単位として順次供給
する輪郭ビツト情報発生部と；該供給されたＮビ
ツトの情報の任意ｉ桁目の入力ビツト情報Alと、
前段からの繰上げ情報Cl-1との論理和をｉ桁目の
出力ビツト情報Blとして発生するOR回路と、前
記任意ｉ桁目の入力ビツト情報Alと、前段からの
繰上げ情報Bl-1との排他的論理和を次段への繰上
げ情報Clとして出力するEXOR回路との組合わせ
から成る第ｉ段目の処理単位を、Ｎ段カスケード
状に接続して構成した変換部と；第Ｎ段目の処理
単位より出力した繰上げ情報Coをラツチし、該
ラツチした情報を第１段目の処理単位に供給する
繰上げ情報C0として出力するラツチ回路；とい
う非常に簡単な構成の回路から成ることを特徴と
するものである。
しかもこの簡単な構成の回路の各１サイクルの
動作により、複数桁の出力ビツト情報Ｂを同時に
求めることができ、適宜段数の処理単位を使用し
て極めて高速に所望の塗りつぶし情報を求めるこ
との出来る新規な処理回路を提供するものであ
る。
動作により、複数桁の出力ビツト情報Ｂを同時に
求めることができ、適宜段数の処理単位を使用し
て極めて高速に所望の塗りつぶし情報を求めるこ
との出来る新規な処理回路を提供するものであ
る。
第１図は本発明を構成する塗りつぶし情報発生
部の詳細を示す図、第２図は本発明になる画像輪
郭処理回路の一実施例を示す概略構成図、第３図
は処理する画像の一例を示す図、第４図は輪郭ビ
ツト情報の一例を模式的に示す図、第５図は入出
力ビツト情報Ａ，Ｂ及び繰上げ情報Ｃの関係を各
サイクル〜に対応して示す状態図、第６図は
第４図の輪郭ビツト情報に対応する塗りつぶし情
報を示す図である。 １……輪郭ビツト情報発生部、２……塗りつぶ
し情報発生部、３……書き込み回路、４……メモ
リ、５……処理単位、６……画像、１１……解読
部、１２……メモリ、１３……出力部、１４……
輪郭データ、２１……変換部、２２……ラツチ回
路、Ａ……入力ビツト情報、Ｂ……出力ビツト情
報、Ｃ……繰上げ情報。
部の詳細を示す図、第２図は本発明になる画像輪
郭処理回路の一実施例を示す概略構成図、第３図
は処理する画像の一例を示す図、第４図は輪郭ビ
ツト情報の一例を模式的に示す図、第５図は入出
力ビツト情報Ａ，Ｂ及び繰上げ情報Ｃの関係を各
サイクル〜に対応して示す状態図、第６図は
第４図の輪郭ビツト情報に対応する塗りつぶし情
報を示す図である。 １……輪郭ビツト情報発生部、２……塗りつぶ
し情報発生部、３……書き込み回路、４……メモ
リ、５……処理単位、６……画像、１１……解読
部、１２……メモリ、１３……出力部、１４……
輪郭データ、２１……変換部、２２……ラツチ回
路、Ａ……入力ビツト情報、Ｂ……出力ビツト情
報、Ｃ……繰上げ情報。
Claims (1)
- 【特許請求の範囲】 １ 画像の輪郭ビツト情報を、塗りつぶし情報に
変換する画像輪郭処理回路であつて、 輪郭ビツト情報を、同一ライン上で隣接するＮ
ビツトを単位として順次供給する輪郭ビツト情報
発生部と、 該供給されたＮビツトの情報の任意ｉ桁目の入
力ビツト情報Alと、前段からの繰上げ情報Cl-1と
の論理和をｉ桁目の出力ビツト情報Blとして発生
するOR回路と、前記任意ｉ桁目の入力ビツト情
報Alと、前段からの繰上げ情報Bl-1との排他的論
理和を次段への繰上げ情報Clとして出力する
EXOR回路との組合せから成る第ｉ段目の処理
単位を、Ｎ段カスケード状に接続して構成した変
換部と、 第Ｎ段目の処理単位より出力した繰上げ情報
Coをラツチし、該ラツチした情報を第１段目の
処理単位に供給する繰上げ情報C0として出力す
るラツチ回路と、 から成ることを特徴とする画像輪郭処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15678084A JPS6134677A (ja) | 1984-07-27 | 1984-07-27 | 画像輪郭処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15678084A JPS6134677A (ja) | 1984-07-27 | 1984-07-27 | 画像輪郭処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134677A JPS6134677A (ja) | 1986-02-18 |
| JPH0148594B2 true JPH0148594B2 (ja) | 1989-10-19 |
Family
ID=15635145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15678084A Granted JPS6134677A (ja) | 1984-07-27 | 1984-07-27 | 画像輪郭処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134677A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0561986A (ja) * | 1991-03-08 | 1993-03-12 | Moji Zukei Center:Kk | 輪郭内データ塗りつぶし回路 |
| JPH0561985A (ja) * | 1991-03-08 | 1993-03-12 | Moji Zukei Center:Kk | データ処理装置 |
| KR100361387B1 (ko) | 1999-01-06 | 2002-11-21 | 마츠시타 덴끼 산교 가부시키가이샤 | 다각형 묘화 방법, 및 다각형 묘화 장치 |
-
1984
- 1984-07-27 JP JP15678084A patent/JPS6134677A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6134677A (ja) | 1986-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5958558A (ja) | 並列周期的冗長チエツク回路 | |
| JPS61288624A (ja) | ラン・レングス制限符号・復号化システム | |
| JPS59157811A (ja) | デ−タ補間回路 | |
| JPS603657B2 (ja) | フアーストイン・フアーストアウト記憶装置 | |
| JPH058835B2 (ja) | ||
| JPS6221265B2 (ja) | ||
| JPH0148594B2 (ja) | ||
| US4519079A (en) | Error correction method and apparatus | |
| EP0189524B1 (en) | Memory unit having arithmetic and logic functions, in particular for graphic processing | |
| JPH10334697A (ja) | 半導体記憶装置およびその誤り訂正方法 | |
| JPH0259943A (ja) | 塗潰しパターン発生装置 | |
| JP3102754B2 (ja) | 情報利用回路 | |
| JP2511028B2 (ja) | メモリテスト方法 | |
| JPS6341276B2 (ja) | ||
| JPS59132500A (ja) | ２ビツト誤り訂正方式 | |
| JPS5918229B2 (ja) | 印字制御記憶装置 | |
| JPS6048828B2 (ja) | メモリアドレス方式 | |
| JP2757716B2 (ja) | ハフマン符号復号回路 | |
| JPS5964969A (ja) | 符号復号化装置の画像信号生成装置 | |
| US5912831A (en) | Process and system for adding or substracting symbols in any base without converting to a common base | |
| JPS6117480Y2 (ja) | ||
| JPH02113380A (ja) | パターンデータ発生回路 | |
| JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| JPS6132867B2 (ja) | ||
| JPH04277882A (ja) | 塗り潰し装置 |