JPH07105176A - データ駆動型プロセッサ、データ駆動型情報処理装置、およびこのデータ駆動型情報処理装置において、複数個のデータ駆動型プロセッサの経路接続を確認するための方法 - Google Patents

Abstract

(57)【要約】 【目的】 データ駆動型情報処理装置における経路接続
の確認を容易にする。 【構成】 データ駆動型プロセッサ２５０は、経路接続
の確認時の出力先情報を記憶するＨレジスタ２５６と、
入来データパケットに含まれる経路確認フラグおよび行
先情報と、Ｈレジスタ２５６の内容とに基づいて、出力
ポートに選択的に出力するための回路１２８とを含む。
さらに、入来データパケットに含まれる経路確認フラグ
とＨレジスタ２５６の内容とに基づいて、データパケッ
トを画像メモリ部に与える回路２５２と、画像メモリ部
から返されたテスト用のデータパケットを、その経路確
認フラグに従って出力処理部１２８に直接与えるための
回路２５４とを含んでもよい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数個のデータ駆動
型プロセッサと、データ駆動型プロセッサに接続される
複数個の記憶装置とを含むデータ駆動型情報処理装置に
関する。本発明は特に、記憶装置として画像メモリを含
み、プロセッサ間の経路と、プロセッサと画像メモリと
の間の経路とが正確に接続されているか否かを確認する
ための方法と、その方法に適した映像処理向きデータ駆
動型プロセッサおよびそれらデータ駆動型プロセッサを
含むデータ駆動型情報処理装置に関する。

【０００２】

【従来の技術】図１８に、この種のデータ駆動型情報処
理装置の一例である、従来の映像処理向きデータ駆動型
情報処理装置のうちの、１つのデータ駆動型プロセッサ
に係る部分の構成を示す。同様のシステム構成例は、
「動的データ駆動型プロセッサによる並列処理方式の検
討」（金倉広志および宮田宗一、「マイクロコンピュー
タ・アーキテクチャ シンポジウム論文集」、情報処理
学会、平成３年１１月１２日）に示されている。

【０００３】図１８を参照して、このデータ駆動型情報
処理装置は、データ駆動型プロセッサ１０と、画像メモ
リ部１２とを含む。

【０００４】データ駆動型プロセッサ１０は、２つのデ
ータ伝送路１４および１６にそれぞれ接続された入力ポ
ートＩＡおよびＩＢと、２つのデータ伝送路１８および
２０にそれぞれ接続された出力ポートＯＡおよびＯＢ
と、画像メモリ部１２へのデータ伝送路２２が接続され
た出力ポートＯＶと、画像メモリ部１２からのデータ伝
送路２４が接続された入力ポートＩＶとを有する。この
データ駆動型プロセッサ１０の詳細な構造については後
述する。なお、データ伝送路１４、１６、１８、２０、
２２、及び２４はデータパケットの伝送路である。デー
タパケットの構成については後述する。

【０００５】画像メモリ部１２は、メモリインタフェー
ス３０と画像メモリ３２とを含む。メモリインタフェー
ス３０と画像メモリ３２とは、メモリアクセス制御線３
４を介して相互に接続されている。

【０００６】メモリインタフェース３０は、データ伝送
路２２が接続される入力ポートと、データ伝送路２４が
接続される出力ポートとを有する。メモリインタフェー
ス３０は、プロセッサ１０から、データパケットの形式
で与えられるアクセス要求に応答して画像メモリ３２を
アクセスするためのものである。メモりインタフェース
３０は、たとえば画像メモリ３２の内容を更新したり、
画像メモリ３２の内容を読出して結果をデータパケット
として伝送路２４を介してプロセッサ１０に返したりす
る。

【０００７】図１１に示されるデータ駆動型情報処理装
置は、概略次のように動作する。データ伝送路１４また
は１６より、入力ポートＩＡまたはＩＢを介して、入力
パケットがデータ駆動型プロセッサ１０に与えられる。
この入力パケットの構成については後述するが、各入力
パケットには、入力時間の順序にしたがって付けられる
世代番号が含まれる。映像処理向きデータ駆動型プロセ
ッサ１０には、予め設定された処理内容が記憶されてい
る。データ駆動型プロセッサ１０は、その設定内容に基
づき、入力データパケットに対する処理を行なう。

【０００８】データ駆動型プロセッサ１０は、入力パケ
ットに対する処理において、画像メモリ３２に対するア
クセス（画像メモリの内容の参照／更新など）が必要で
あれば、データ伝送路２２を通してデータパケットを送
信することで、メモリインタフェース３０に対してアク
セス要求を行なう。

【０００９】メモリインタフェース３０は、メモリアク
セス制御線３４を通じて画像メモリ３２に対してアクセ
スを行なう。メモリインタフェース３０は、アクセスの
結果を、データ伝送路２４を通じて、データ駆動型プロ
セッサ１０の入力ポートＩＶに結果のデータパケットを
与えることで、映像処理向きデータ駆動型プロセッサ１
０に返す。

【００１０】映像処理向きデータ駆動型プロセッサ１０
は、入力パケットに対する処理が終了した後、出力ポー
トＯＡまたはＯＢのいずれか一方を介して、データ伝送
路１８または２０のいずれか一方に出力パケットを出力
する。

【００１１】図１９は、データ伝送路２２を通じて、デ
ータ駆動型プロセッサ１０からメモリインタフェース３
０に対して与えられるデータパケット４０のフィールド
構成を示す。図１９を参照して、このデータパケット４
０は、８ビットの命令コード４２と、２４ビットの世代
番号４４と、１２ビットの第１のデータ４６と、同じく
１２ビットの第２のデータ４８と、１０ビットのプロセ
ッサ番号５０とを含む。

【００１２】命令コード４２は、画像メモリ３２に対す
る処理の内容を示す。画像メモリ３２に対する処理とし
ては、たとえば画像メモリの内容の参照や、画像メモリ
の内容の更新などがある。

【００１３】世代番号４４は、前述のように、データ伝
送路１４または１６（図１８参照）を通じて映像処理向
きデータ駆動型プロセッサ１０に対してデータパケット
が入力される時点において、入力の順序に従って時系列
をなすようにそのデータパケットに付けられている識別
子である。この世代番号４０の内容は、映像処理向きデ
ータ駆動型プロセッサ１０（図１８参照）においては、
データの待ち合わせの際に利用される。一方、世代番号
は、メモリインタフェース３０（図１８参照）に対して
は、画像メモリに対するアドレスとしての意味を持つ。
そして、画像メモリ３２に対するアクセスの際には、こ
の世代番号４４に基づいて、アクセスすべき画像メモリ
３２内のアドレスが決定される。

【００１４】第１のデータ４６および第２のデータ４８
は、命令コード４２の内容に従ってその意味が定まるデ
ータである。たとえば命令コード４２が、画像メモリ３
２の内容に対する更新を示している場合には、第１のデ
ータ４６は、画像メモリ３２に対して書込まれるべきデ
ータであり、第２のデータ４８は意味を持たない。命令
コード４２が、画像メモリ３２の内容に対する単なる参
照を示す場合には、第１のデータ４６および第２のデー
タ４８のいずれも意味を持たない。

【００１５】プロセッサ番号５０は、複数のデータ駆動
型プロセッサのうちの、特定のデータ駆動型プロセッサ
１０を指定するためのデータである。データ駆動型プロ
セッサ１０は、データ伝送路１４または１６を介して与
えられるデータパケット４０のプロセッサ番号５０が、
自己に割り当てられたプロセッサ番号と一致するときの
みこのデータパケット４０に対して命令コード４２によ
り定まる処理を行なう。もしもプロセッサ番号５０が自
己に割り当てられたプロセッサ番号と一致しない場合に
は、データ駆動型プロセッサ１０は後述する方法に従っ
て出力ポートＯＡまたはＯＢの一方でデータパケットを
そのまま出力する。

【００１６】図２０に、メモリインタフェース３０（図
１８参照）からデータ伝送路２４を介してデータ駆動型
プロセッサ１０に返されるデータパケット６０のフィー
ルド構成を示す。このデータパケット６０のフィールド
構成はまた、図１８に示されるデータ伝送路１４、１
６、１８および２０を通じて伝送されるデータパケット
のフィールド構成でもある。

【００１７】図２０において、命令コード６２と世代番
号６４とプロセッサ番号６８とは、図１９に示される命
令コード４２と世代番号４４とプロセッサ番号５０と同
じである。第１のデータ６６は１２ビットである。画像
メモリ３２に対する処理の種類によっては、この第１の
データ６６内に、結果を示すデータが格納される。

【００１８】図２１は、図１８に示される映像処理向き
データ駆動型プロセッサ１０および画像メモリ部１２を
それぞれ４個用いて構成したデータ駆動型情報処理装置
のブロック図である。図２１を参照して、このデータ駆
動型情報処理装置は、２つのホスト７０および７２と、
この２つのホスト７０および７２の間に、どのプロセッ
サからも他の任意のプロセッサに到達できるようにネッ
トワークで接続された４つのデータ駆動型プロセッサＰ
Ｅ＃０〜ＰＥ＃３とを含む。各データ駆動型プロセッサ
ＰＥ＃０〜ＰＥ＃３は、図１８に示されるデータ駆動型
プロセッサ１０と同じ構成である。データ駆動型プロセ
ッサＰＥ＃０〜ＰＥ＃３にはそれぞれ、画像メモリ部Ｖ
Ｍ＃０〜ＶＭ＃３が接続されている。各画像メモリ部Ｖ
Ｍ＃０〜ＶＭ＃３の構成は、図１８に示す画像メモリ部
１２のそれと同じである。データ駆動型プロセッサと、
対応する画像メモリ部との間の接続は図１８に示される
データ駆動型プロセッサ１０と画像メモリ部１２との間
の接続と同じである。なお、ホスト７０および７２は同
一の単一のホストである場合もある。これは、本願発明
の実施例においても同様である。

【００１９】図２１に示される例では、プロセッサＰＥ
＃０の入力ポートＩＡはホスト７０の出力の１つに接続
されている。プロセッサＰＥ＃０の他の入力ポートＩＢ
は、プロセッサＰＥ＃２の一方の出力ポートＯＢに接続
されている。プロセッサＰＥ＃０の出力ポートの一方Ｏ
Ａは、プロセッサＰＥ＃２の一方の入力ポートＩＡに接
続されている。プロセッサＰＥ＃０の他の出力ポートＯ
Ｂは、プロセッサＰＥ＃３の一方の入力ポートＩＡに接
続されている。

【００２０】プロセッサＰＥ＃１の一方の入力ポートＩ
Ａは、プロセッサＰＥ＃３の一方の出力ポートＯＡに接
続されている。プロセッサＰＥ＃１の他方の入力ＩＢ
は、ホスト７０の他方の出力ポートに接続されている。
プロセッサＰＥ＃１の一方の出力ポートＯＡは、プロセ
ッサＰＥ＃２の入力ポートＩＢに接続されている。プロ
セッサＰＥ＃１の他方の出力ポートＯＢは、プロセッサ
ＰＥ＃３の入力ポートＩＢに接続されている。

【００２１】プロセッサＰＥ＃２の出力ポートＯＡは、
ホスト７２の一方の入力ポートに接続されている。また
プロセッサＰＥ＃３の出力ポートＯＢも、ホスト７２の
他方の入力ポートに接続されている。

【００２２】プロセッサＰＥ＃０には画像メモリ部ＶＭ
＃０が、プロセッサＰＥ＃１には画像メモリ部ＶＭ＃１
が、プロセッサＰＥ＃２には画像メモリ部ＶＭ＃２が、
プロセッサＰＥ＃３には画像メモリ部ＶＭ＃３が、それ
ぞれ接続されている。その接続の形態は図１８に示され
るプロセッサ１０と画像メモリ部１２との接続と同じで
ある。

【００２３】前述のように、図２１に示される構成で
は、どのプロセッサからも他の任意のプロセッサに到達
できる。たとえば、プロセッサＰＥ＃０から、プロセッ
サＰＥ＃１にパケットを送出する場合を考える。まず、
プロセッサＰＥ＃０の出力ポートＯＢからパケットを出
力する。このパケットはプロセッサＰＥ＃３の入力ポー
トＩＡを介してプロセッサＰＥ＃３に入力される。プロ
セッサＰＥ＃３はこのパケットを出力ポートＯＡから出
力する。これによりデータパケットがプロセッサＰＥ＃
１の入力ポートＩＡに与えられる。他のプロセッサ間で
のデータパケットの送信も同様である。ただしこの場
合、各データ駆動型プロセッサでは、与えられたデータ
パケットが自己あてのものであるか否かを判別する必要
があり、さらに、自己あてでないデータパケットを出力
すべき出力ポートを正しく決定しなければならない。以
下従来のそのような機構について説明する。

【００２４】図２２は、図１８に示されるデータ駆動型
プロセッサ１０のブロック構成を示す。図２２を参照し
て、従来の映像処理向きデータ駆動型プロセッサ１０
は、入力処理部８０と、合流部８２と、本体処理部８４
と、分岐部８６と、出力処理部８８と、ＰＥ＃レジスタ
９０とを含む。

【００２５】入力処理部８０は、入力ポートＩＡおよび
ＩＢに接続された２つのデータパケット入力と、分岐部
８２のデータパケット入力と出力処理部８８の一方のデ
ータパケット入力とにそれぞれ接続された２つのデータ
パケット出力とを有する。入力処理部８０の処理するデ
ータパケットは、この例の場合にはいずれも５４ビット
長である。入力処理部８０は、データ伝送路１４または
１６を介して与えられるデータパケットが、このデータ
駆動型プロセッサ１０に向けられたものかどうかを判断
し、その判断結果に従ってデータパケットを合流部８２
または出力処理部８８に選択的に与えるためのものであ
る。

【００２６】ＰＥ＃レジスタ９０はデータ駆動型プロセ
ッサ１０に割り当てられたプロセッサ番号を予め格納し
ておくためのものである。このプロセッサ番号は、入力
処理部８０によるデータパケットの振り分けと、出力分
岐部８６によるデータパケットの分岐処理とに用いられ
る。

【００２７】合流部８２は、前述のように入力処理部８
０の出力の１つに接続されたデータパケット入力と、分
岐部８６のデータパケット出力の１つに接続されたデー
タパケット入力と、本体処理部８４のデータパケット入
力に接続された出力とを有する。合流部８２は、入力処
理部８０から送られてくるデータパケットと、分岐部８
６から送られてくるデータパケットとを合流させるとと
もに、対データの検出をも行ない、必要なデータがすべ
て揃ったデータパケットを本体処理部８４に与えるため
のものである。

【００２８】本体処理部８４は、入力ポートＩＶを介し
てデータ伝送路２４に接続された入力と、合流部８２の
出力に接続された入力と、出力ポートＯＶを介してデー
タ伝送路２２に接続された出力と、分岐部８６の入力に
接続された出力とを有する。本体処理部８４は、予めプ
ログラムを格納している。本体処理部８４は、合流部８
２から与えられるデータパケットに対して、そのデータ
パケットの内容に応じた処理を実行して、結果のデータ
パケットを分岐部８６に送出するためのものである。本
体処理部８４は、また、図１８に示される画像メモリ３
２に対するアクセスが必要な場合には、出力ポートＯＶ
およびデータ伝送路２２を介して画像メモリ部１２にパ
ケットを送出する。本体処理部８４は、画像メモリ部１
２からの、画像メモリ３２に対するアクセスの結果が格
納されたデータパケットを、データ伝送路２４および入
力ポートＩＶを介して受取る。

【００２９】分岐部８６は、本体処理部８４の出力に接
続された入力と、出力処理部８８の他方の入力に接続さ
れた出力と、前述のように合流部８２の入力の一方に接
続された出力とを有する。また分岐部８６は、ＰＥ＃レ
ジスタ９０の内容を参照することができる。分岐部８６
は、与えられるデータパケットに含まれるプロセッサ番
号と、ＰＥ＃レジスタ９０の内容とに基づいて、データ
パケットを合流部８２または出力処理部８８に選択的に
与えるためのものである。

【００３０】出力処理部８８は、前述のように入力処理
部８４の出力の一方と分岐部８６の出力の一方とにそれ
ぞれ接続された２つの入力と、２つの出力ポートＯＡお
よびＯＢにそれぞれ接続された２つの出力とを有する。
出力処理部８８は、与えられるデータパケットに含まれ
るプロセッサ番号と、予め設定された分岐条件とに従っ
て、出力ポートＯＡまたはＯＢのいずれか一方を選択し
て、選択された出力ポートにデータパケットを送出する
ためのものである。

【００３１】図２２に示されるデータ駆動型プロセッサ
１０は概略次のように動作する。データ伝送路１４また
は１６を介してデータパケットが入力処理部８０に入力
される。入力処理部８０は、ＰＥ＃レジスタ９０の内容
と、入力されたデータパケットのプロセッサ番号とを比
較する。入力処理部８０は、２つが一致した場合にはこ
の与えられたデータパケットが、このデータ駆動型プロ
セッサ１０に対して向けられたものであると判断し、一
方の出力を介して合流部８２にこのデータパケットを与
える。両者が一致しない場合には、入力処理部８０は他
方の出力を介して出力処理部８８に直接このデータパケ
ットを与える。

【００３２】合流部８２は、分岐部８６からのデータパ
ケットと、入力処理部８０から与えられるデータパケッ
トとを合流させる。合流部８２は、さらに対データの検
出を行ない、データ処理を行なうことが可能なデータパ
ケットを本体処理部８４に与える。

【００３３】本体処理部８４は、入力されたデータパケ
ットに含まれる命令コードに従って所定の処理を行な
い、予め格納したプログラムに従って結果のデータパケ
ットを分岐部８６に与える。この場合本体処理部８４
は、画像メモリに対するアクセスが必要であればデータ
伝送路２２を介して処理パケットをメモリインタフェー
スに与え、結果のデータパケットをデータ伝送路２４を
介して受取る。画像メモりに対するアクセスが必要な命
令コードは、たとえばその最上位ビットを“１”として
予め定めておく。画像メモリに対するアクセスが必要か
どうかは、命令コードの最上位ビットが“１”かどうか
を調べることにより判断する。

【００３４】分岐部８６は、本体処理部８４から与えら
れたデータパケットに含まれるプロセッサ番号と、ＰＥ
＃レジスタ９０の内容とを比較し、両者が一致すれば合
流部８２にデータパケットを送出する。両者が一致しな
ければ、分岐部８６は出力処理部８８にデータパケット
を送出する。

【００３５】出力処理部８８は、分岐部８６または入力
処理部８０から与えられたデータパケットに含まれるプ
ロセッサ番号と、そのプロセッサ番号に関連して予め設
定された分岐条件とに従って、出力ポートＯＡまたはＯ
Ｂのいずれか一方を選択する。出力処理部８８は、選択
されたデータパケット出力ポートにデータパケットを送
出する。

【００３６】この図１８〜図２２に示される構成の従来
のデータ駆動型情報処理装置において、装置が期待通り
に動作するためには、データ駆動型プロセッサ同士と、
データ駆動型プロセッサと画像メモリ部とが、所定の経
路により正確に接続されていることが必要である。期待
通りにシステムが動作しない場合、こうした経路の接続
が正確になされていないことが原因である場合がある。
そのような場合には、必要な対策を施すために、不良経
路を特定する必要がある。しかし、より大規模な処理を
行なうためにはデータ駆動型情報処理装置に含まれるプ
ロセッサおよび画像メモリ部の数を多くしてシステムの
規模を大きくする必要がある。プロセッサや画像メモリ
部の数を多くすればするほど、プロセッサ間およびプロ
セッサと画像メモリ間の接続経路ならびにそれらの組み
合わせの数も飛躍的に増え、不良経路の特定は非常に困
難になる。

【００３７】従来、不良経路の特定を行なうため、また
は経路接続が正確になされているかどうかの確認を行な
うために、次のような処理が行なわれていた。たとえば
図２１に示されるシステムにおいて、プロセッサＰＥ＃
０およびＰＥ＃２との間での接続経路の確認をする場合
を考える。この場合、図２３を参照して、ホストにおい
て所定のデータパケットを生成し、システムに投入する
処理１００が行なわれる。システムに投入されるデータ
パケットの命令コードは、ＮＯＰ命令（ＮｏＯｐｅｒａ
ｔｉｏｎ）であり、第１のデータ６６にはビットパター
ン“０１０１０１０１０１０１”が設定される。ＮＯＰ
命令のビットパターンは“００１０１０００”であるも
のとする。このデータパケットは、図２１を参照して、
プロセッサＰＥ＃０の入力ポートＩＡを介してプロセッ
サＰＥ＃０に与えられる。

【００３８】プロセッサＰＥ＃０は、このデータパケッ
トを出力ポートＯＡからプロセッサＰＥ＃２の入力ポー
トＩＡに与える。この場合命令コードがＮＯＰ命令であ
るので、プロセッサＰＥ＃０はデータパケットに対して
何らの処理も行なわない。

【００３９】同様にプロセッサＰＥ＃２は、データパケ
ットに対して何らの処理も行なわず、出力ポートＯＡを
介してホスト７０にデータパケットを与える。

【００４０】各プロセッサにおいてデータパケットを出
力ポートＯＡまたはＯＢのいずれに出力するかは、次の
ように予め設定されていた条件に基づいて行なわれる。
各出力処理部には、各プロセッサの分岐条件を予め格納
しておくための記憶部が設けられている。この記憶部に
は、データパケットを投入する前に、予め初期化パケッ
トにより必要な値が設定されている。初期化パケットに
より出力処理部の記憶部に記憶させる値としては、マス
ク値とマッチ値とがある。マスク値とマッチ値とは次の
ような意味を持つ。出力処理部に与えられたデータパケ
ットのプロセッサ番号と、出力処理部の記憶部に記憶さ
れているマスク値との間での論理積を行なう。論理積の
結果を、出力処理部の記憶部に記憶されているマッチ値
と比較する。両者が一致していたら、データパケットは
出力ポートＯＡに出力され、両者が不一致であればデー
タパケットは出力ポートＯＢに出力される。経路接続の
確認の場合にも、出力ポートの選択はこれと同様にして
行なわれる。

【００４１】このように図２３を参照して、プロセッサ
ＰＥ＃０でＮＯＰ命令１０２を行ない、さらにプロセッ
サＰＥ＃２でＮＯＰ命令１０４を行なった上でホストに
対して出力処理１０６を行なう。実行される命令はＮＯ
Ｐ命令のみであるので、ホスト７２に入力されるデータ
パケットの内容は、ホスト７０から出力されたデータパ
ケットの内容と一致するはずである。万一両者が一致し
ない場合には、不良経路の可能性がある。

【００４２】たとえば、ホスト７０から出力されたデー
タパケットの第１のデータの領域のビットパターンが前
述のとおりで、ホスト７２に入力された第１のデータの
領域のビットパターンが“１１０１０１０１０１”であ
るものとする。この場合には、第１のデータの最上位ビ
ットに対応する接続経路と、その隣のビットに対応する
接続経路とがショートしている可能性がある。同様に、
ホスト７２に入力されたデータパケットの命令コードの
ビットパターンが、ホスト７０から出力されたデータパ
ケットの命令コードのビットパターンと異なっている場
合には、プロセッサ間、またはホストとプロセッサ間
の、命令コードに対応する接続経路が不良である可能性
を示す。

【００４３】プロセッサと画像メモリとの間の接続を確
認する方法もほぼこれと同様である。たとえば図２１に
示されるシステムにおいて、プロセッサＰＥ＃０および
ＰＥ＃２と、それらに接続されている画像メモリ部ＶＭ
＃０およびＶＭ＃２との間での接続経路の確認をする場
合を考える。図２４を参照して、ホストにおいて画像メ
モリとの接続を確認するための所定のデータパケットを
生成し、システムに投入する処理１００Ａが行なわれ
る。システムに投入されるデータパケットの命令コード
は、ＶＮＯＰ命令（Ｖｉｄｅｏ Ｎｏ Ｏｐｅｒａｔｉ
ｏｎ）であり、第１のデータ６６にはビットパターン
“０１０１０１０１０１０１”が設定される。ＶＮＯＰ
命令のビットパターンは“１１０１００１１”であるも
のとする。このデータパケットは、図２１を参照して、
プロセッサＰＥ＃０の入力ポートＩＡを介してプロセッ
サＰＥ＃０に与えられる。

【００４４】プロセッサＰＥ＃０は、このデータパケッ
トを出力ポートＯＶから画像メモリ部ＶＭ＃０の入力ポ
ートに与える。画像メモリ部ＶＭ＃０は、このデータパ
ケットを出力ポートからプロセッサＰＥ＃０の入力ポー
トＩＶに与える。この場合命令コードがＶＮＯＰ命令で
あるので、画像メモリ部ＶＭ＃０はデータパケットに対
して何らの処理も行なわない。

【００４５】プロセッサＰＥ＃０は、このデータパケッ
トを出力ポートＯＡからプロセッサＰＥ＃２の入力ポー
トＩＡに与える。

【００４６】同様にプロセッサＰＥ＃２は、図２４に示
されるようにＶＮＯＰ命令を実行する処理１０４Ａを行
う。すなわちプロセッサＰＥ＃２は、このデータパケッ
トを出力ポートＯＶから画像メモリ部ＶＭ＃２の入力ポ
ートに与える。画像メモリ部ＶＭ＃２は、このデータパ
ケットを出力ポートからプロセッサＰＥ＃２の入力ポー
トＩＶに与える。この場合命令コードがＶＮＯＰ命令で
あるので、画像メモリ部ＶＭ＃２はデータパケットに対
して何らの処理も行なわない。

【００４７】プロセッサＰＥ＃２は、データパケットに
対して何らの処理も行なわず、出力ポートＯＡを介して
ホスト７２にデータパケットを与える。（図２４のステ
ップ１０６Ａ）

【００４８】各プロセッサにおいてデータパケットを出
力ポートＯＡまたはＯＢのいずれに出力するかは、前述
の通りの条件に基づいて行なわれる。

【００４９】このように図２４を参照して、プロセッサ
ＰＥ＃０および画像メモリ部ＶＭ＃０でＶＮＯＰ命令１
０２Ａを行ない、さらにプロセッサＰＥ＃２および画像
メモリ部ＶＭ＃２でもＶＮＯＰ命令１０４Ａを行なった
上でホストに対して出力処理１０６Ａを行なう。実行さ
れる命令はＶＮＯＰ命令のみであるので、ホスト７２に
入力されるデータパケットの内容は、ホスト７０から出
力されたデータパケットの内容と一致するはずである。
万一両者が一致しない場合には、不良経路の可能性があ
る。

【００５０】たとえば、ホスト７０から出力されたデー
タパケットの第１のデータの領域のビットパターンが前
述のとおりで、ホスト７２が受信したデータパケットの
第１のデータの領域のビットパターンが“１１０１０１
０１０１”であるものとする。この場合には、第１のデ
ータの最上位ビットに対応する接続経路と、その隣のビ
ットに対応する接続経路とがショートしている可能性が
ある。

【００５１】従来はこのようにして各接続経路の１つ１
つが正常であるかどうかを順に確認することにより、シ
ステム全体の接続経路が正常かどうかを確認していた。

【００５２】

【発明が解決しようとする課題】しかし、このような従
来のデータ駆動型情報処理装置における方法では、すべ
ての経路の接続を十分に確認することは非常に困難であ
り、ある場合には不可能でさえあった。これは、データ
パケットの各フィールドに、任意のビットパターンを設
定してデータパケットを装置に投入することが難しいこ
とに起因している。

【００５３】従来、経路テスト用のパケットの内容を設
定する際には、テストするビットパターンに対応する命
令コードなどを、予め指定されている命令セットの中か
ら検索して定めていた。しかしこのために、次のような
問題点がある。

【００５４】まず、所望のビットパターンに対応する命
令コードが現存の命令セットに含まれていない場合があ
る。たとえば、既存のあるシステムでは、ビットパター
ン“０１１１００００”〜“０１１１１１１１”に対応
する命令コードは用意されていない。そうした命令コー
ドを有するデータパケットを各プロセッサで処理させる
ことはできない。したがって、それらのビットパターン
を用いた接続経路のテストは不可能である。

【００５５】さらに、仮にテストするビットパターンに
対応する命令コードが存在していても、その命令コード
が経路テストのためには不適切な場合がある。これはつ
ぎのような理由による。各プロセッサは、与えられるデ
ータパケットに含まれる命令コードに従い、入力される
データに対して演算を行なって出力データを算出する。
出力データと入力データとは異なった値となることが多
い。したがって、そのような場合には、その変化が、演
算結果による変化であるのか、経路接続の不良による変
化であるのかを識別することが極めて困難である。ま
た、さらに、出力データの値が、入力されたデータパケ
ットのデータの値のみによらず、それ以前にアキュムレ
ータ等に格納されていた内容に依存して異なる値を取る
ような演算を実行するための命令コードも存在してい
る。仮にそのような命令コードに対応するビットパター
ンを、経路接続テスト用のビットパターンとして用いる
場合には、アキュムレータなどの内容を予め設定してお
いたり、あるいは確認しておいたりする必要が生ずる。
そのために、出力されたデータの内容が、演算の結果を
正しく示すものであるのか、経路接続の不良による誤り
を含むものであるのかという解釈がさらに困難になる。

【００５６】また、画像メモリ部との接続経路を確認し
ようとした場合にも、所望のビットパターンでのテスト
を行えない場合がある。上述した従来例では、画像メモ
リ部をアクセスする命令コードの最上位ビットは必ず
“１”である。逆にいうと、最上位ビットが“０”であ
るようなビットパターンを持つ命令コードを用いると、
そのデータパケットを画像メモリ部へのデータ伝送路に
出力させることはできない。したがってそのような命令
コードを用いてプロセッサと画像メモリ部との間の経路
の確認を行うことが不可能である。

【００５７】最後に、極端な例としては次のような場合
がある。既存のあるシステムでは、ビットパターン“０
００１０００００”に対応する命令コードは、「入力パ
ケットを消去する」ことを示す。さらに、上述した従来
のシステムでは、画像メモリ部をアクセスする命令のう
ちの、ビットパターン“１１１０００００”〜“１１１
０１１１１”に対応する命令コードも、演算を行った後
データパケットを消去する機能に対応している。したが
ってこれらのビットパターンを用いて経路接続テストを
行なおうとしても、プロセッサからデータパケットが出
力されることはない。この場合には、入力されたデータ
パケットの命令コードに従った処理が正確に実行された
ために出力パケットが得られないのか、経路接続の不良
のために出力が得られないのかを知ることが、上述した
テストだけではほとんど不可能である。

【００５８】すなわち、従来、システムに投入できるデ
ータパケットに含まれる命令コードのビットパターン
が、テストとは別の要因による制約を受けているため
に、任意のビットパターンを用いて経路接続を確認する
ことができなった。したがって経路接続の確認が非常に
困難であるという問題点があった。また、多種多様な接
続に対して容易に経路接続を行なえることが望ましい。

【００５９】それゆえに請求項１に記載の発明の目的
は、データ駆動型情報処理装置における経路接続を、通
常処理のためにデータパケットの内容に課される制約と
は無関係に容易に確認できるデータ駆動型プロセッサを
提供することである。

【００６０】請求項２に記載の発明の目的は、従来と同
様に通常処理を行うことができるとともに、データ駆動
型情報処理装置における経路接続を、通常処理のために
データパケットの内容に課される制約とは無関係に容易
に確認できるデータ駆動型情報処理装置を提供すること
である。

【００６１】請求項３に記載の発明の目的は、出力経路
が二つに分岐するような接続が行われるデータ駆動型情
報処理装置における経路接続を、通常処理のためにデー
タパケットの内容に課される制約とは無関係に容易に確
認できるデータ駆動型情報処理装置を提供することであ
る。

【００６２】請求項４に記載の発明の目的は、出力経路
が二つに分岐するような接続が行われ、かつ画像記憶装
置のような所定の記憶装置を含むデータ駆動型情報処理
装置における経路接続を、通常処理のためにデータパケ
ットの内容に課される制約とは無関係に容易に確認でき
るデータ駆動型情報処理装置を提供することである。

【００６３】請求項５に記載の発明の目的は、２つの伝
送路が１つに合流するような接続が行われ、かつ画像記
憶装置のような所定の記憶装置を含むデータ駆動型情報
処理装置における経路接続を、通常処理のためにデータ
パケットの内容に課される制約とは無関係に容易に確認
できるデータ駆動型情報処理装置を提供することであ
る。

【００６４】請求項６に記載の発明の目的は、伝送路が
２つ以上の伝送路に分岐するような接続が行われ、かつ
画像記憶装置のような所定の記憶装置を含むデータ駆動
型情報処理装置における経路接続を、通常処理のために
データパケットの内容に課される制約とは無関係に容易
に確認できるデータ駆動型情報処理装置を提供すること
である。

【００６５】請求項７に記載の発明の目的は、複数個の
データ駆動型プロセッサを含み、かつ通常処理のために
データパケットの内容に課される制約とは無関係に容易
にプロセッサ間の経路接続を確認できるデータ駆動型情
報処理装置を提供することである。

【００６６】請求項８に記載の発明の目的は、複数個の
データ駆動型プロセッサおよび画像記憶装置のような複
数個の記憶装置を含み、かつ通常処理のためにデータパ
ケットの内容に課される制約とは無関係に容易にプロセ
ッサおよび記憶装置間の任意の経路接続を確認できるデ
ータ駆動型情報処理装置を提供することである。

【００６７】請求項９に記載の発明の目的は、複数個の
データ駆動型プロセッサを含むデータ駆動型情報処理装
置において、通常処理のためにデータパケットの内容に
課される制約とは無関係に容易にプロセッサ間の経路接
続を確認できる方法を提供することである。

【００６８】請求項１０に記載の発明の目的は、複数個
のデータ駆動型プロセッサおよび画像記憶装置のような
複数個の記憶装置を含むデータ駆動型情報処理装置にお
いて、通常処理のためにデータパケットの内容に課され
る制約とは無関係に容易にプロセッサおよび記憶装置間
の任意の経路接続を確認できる方法を提供することであ
る。

【００６９】

【課題を解決するための手段】請求項１に記載のデータ
駆動型プロセッサは、入力ポートおよび出力ポートと、
経路確認テスト時のデータパケットを出力する出力ポー
トを指定する出力先情報を格納するための出力先情報記
憶手段と、入力ポートに接続された入力を有し、入来デ
ータパケットに含まれる経路確認フラグおよび行先情報
と、出力先情報とに基づいて、入来データパケットを出
力ポートに選択的に出力するための選択的出力手段とを
含む。

【００７０】請求項２に記載のデータ駆動型プロセッサ
は請求項１に記載のデータ駆動型プロセッサであって、
複数個の出力ポートを含む。選択的出力手段は、入力ポ
ートに接続された入力と、第１および第２の出力とを有
し、入来データパケットに含まれる経路確認フラグおよ
び行先情報に基づいて、入来データパケットを第１およ
び第２の出力のいずれか一方に選択的に出力するための
入力処理手段と、入力処理手段の第１の出力に接続され
た入力を有し、与えられるデータパケットに含まれる情
報に従った処理をし、出力ポートを指定するための情報
を含む出力データパケットを必要に応じて生成するため
のデータパケット処理手段と、データパケット処理手段
の出力と入力処理手段の第２の出力とにそれぞれ接続さ
れる２つの入力と、複数個の出力ポートにそれぞれ接続
される複数個の出力とを有し、かつ出力先情報記憶手段
に接続され、入来データパケットの経路確認フラグの値
に従って、出力先情報と、入来データパケットに含まれ
る行先情報とのいずれか一方を選択的に参照して、複数
個の出力ポートのいずれか一つを選択してデータパケッ
トを出力するための出力処理手段とを含む。

【００７１】請求項３に記載のデータ駆動型プロセッサ
は、請求項１に記載のデータ駆動型プロセッサであっ
て、第１の入力ポートおよび第２の入力ポートを含み、
入力処理手段は、第１および第２の入力ポートにそれぞ
れ接続された二つの入力を有し、入来データパケットに
含まれる経路確認フラグと行先情報とに基づいて、入来
データパケットを第１および第２の出力のいずれか一方
に選択的に出力するための手段を含む。

【００７２】請求項４に記載のデータ駆動型プロセッサ
は、請求項３に記載のデータ駆動型プロセッサであっ
て、第１の入力ポートおよび、所定の記憶装置の出力に
接続される第２の入力ポートと、第１の出力ポートおよ
び、所定の記憶装置の入力に接続される第２の出力ポー
トとを含む。選択的出力手段は、第１の入力ポートに接
続された入力と、第１および第２の出力とを有し、入来
データパケットに含まれる経路確認フラグと行先情報と
に基づいて、入来データパケットを第１および第２の出
力のいずれか一方に選択的に出力するための第１の入力
処理手段と、第２の入力ポートに接続された入力と、第
１および第２の出力とを有し、入来データパケットに含
まれる経路確認フラグに基づいて、入来データパケット
を第１および第２の出力のいずれか一方に選択的に出力
するための第２の入力処理手段と、第１の入力処理手段
の第１の出力と第２の入力処理手段の第１の出力とにそ
れぞれ接続された二つの入力と、第２の出力ポートに接
続される第１の出力と、第２の出力とを有し、入来デー
タパケットに含まれる情報に従った処理をし、行先情報
を含む出力データパケットを必要に応じて生成して第１
の出力又は第２の出力に選択的に出力するためのデータ
パケット処理手段と、第１の入力処理手段の第２の出力
に接続される入力と、第２の出力ポートに接続される第
１の出力と、第２の出力とを有し、かつ出力先情報記憶
手段に接続され、入来データパケットの経路確認フラグ
の値と出力先情報とにしたがって、第１の出力または第
２の出力に選択的にデータパケットを出力するための第
１の出力処理手段と、データパケット処理手段の第２の
出力および第２の入力処理手段の第２の出力に共通に接
続される第１の入力と、第１の出力処理手段の第２の出
力に接続される第２の入力と、第１および第２の出力ポ
ートにそれぞれ接続される２つの出力とを有し、かつ出
力先情報記憶手段に接続され、入来データパケットの経
路確認フラグと出力先情報とを参照して、第１および第
２の出力ポートのいずれか一方を選択してデータパケッ
トを出力するための第２の出力処理手段とを含む。

【００７３】請求項５に記載のデータ駆動型プロセッサ
は、請求項４記載のデータ駆動型プロセッサであって、
複数個の第１の入力ポートを含む。

【００７４】請求項６に記載のデータ駆動型プロセッサ
は、請求項３から５のいずれかに記載のデータ駆動型プ
ロセッサであって、複数個の第１の出力ポートを含む。

【００７５】請求項７に記載のデータ駆動型情報処理装
置は、複数個のデータ駆動型プロセッサと、複数個のデ
ータ駆動型プロセッサを相互に接続するための接続手段
とを含む。複数個のデータ駆動型プロセッサの各々は、
入力ポートおよび出力ポートと、経路確認テスト時のデ
ータパケットを出力する出力ポートを指定する出力先情
報を格納するための出力先情報記憶手段と、入力ポート
に接続された入力を有し、入来データパケットに含まれ
る経路確認フラグおよび行先情報と、出力先情報とに基
づいて、入来データパケットを出力ポートに選択的に出
力するための選択的出力手段とを含み、接続手段は、複
数個のデータ駆動型プロセッサの任意の１つから、他の
任意の１つまでのデータ伝送経路が、間接的にせよ直接
的にせよ、少なくとも一つ存在するように、それぞれ複
数個のデータ駆動型プロセッサの入力ポートと、他のデ
ータ駆動型プロセッサの出力ポートとを相互に接続する
ための複数のデータ伝送路を含む。

【００７６】請求項８に記載のデータ駆動型プロセッサ
は、請求項７記載のデータ駆動型情報処理装置であっ
て、複数個の記憶装置をさらに含む。接続手段は、複数
個のデータ駆動型プロセッサと複数個の記憶装置とをそ
れぞれ接続するための複数のデータ伝送路をさらに含
む。

【００７７】請求項９に記載の方法は、請求項７に記載
のデータ駆動型情報処理装置において、複数個のデータ
駆動型プロセッサの経路接続を確認するための方法であ
る。この方法は、複数個のデータ駆動型プロセッサの出
力先情報記憶手段に、所望の伝送経路を与える出力先情
報をそれぞれ設定する経路設定ステップと、所望の伝送
経路における先頭のデータ駆動型プロセッサの入力ポー
トに、経路確認フラグとして経路確認テスト時を示す値
を設定したデータパケットを与えるデータパケット投入
ステップと、所望の伝送経路における最後のデータ駆動
型プロセッサの出力ポートに、与えられたデータパケッ
トに正しく対応するデータパケットが出力されたか否か
を確認する確認ステップと、経路設定ステップとデータ
パケット投入ステップと確認ステップとを、所望の伝送
経路を変化させて繰返して行なうステップとを含む。

【００７８】請求項１０に記載の方法は、請求項８に記
載のデータ駆動型情報処理装置において、複数個のデー
タ駆動型プロセッサと複数個の記憶装置との経路接続を
確認するための方法である。この方法は、複数個のデー
タ駆動型プロセッサの出力先情報記憶手段に、複数個の
記憶装置の少なくとも１つを経由する所望の伝送経路を
与える出力先情報をそれぞれ設定する経路設定ステップ
と、所望の伝送経路における先頭のデータ駆動型プロセ
ッサの入力ポートに、経路確認フラグとして経路確認テ
スト時を示す値を設定したデータパケットを与えるデー
タパケット投入ステップと、所望の伝送経路における最
後のデータ駆動型プロセッサの出力ポートに、与えられ
たデータパケットに正しく対応するデータパケットが出
力されたか否かを確認する確認ステップと、経路設定ス
テップとデータパケット投入ステップと確認ステップと
を、所望の伝送経路を変化させて繰返して行なうステッ
プとを含む。

【００７９】

【作用】請求項１に記載のデータ駆動型プロセッサにお
いては、経路確認テスト時のデータパケットを出力する
出力ポートを指定する出力先情報が予め出力先情報記憶
手段に格納され、選択的処理手段が、入来データパケッ
トに含まれる経路確認フラグおよび行先情報と、出力先
情報とに基づいて、入来データパケットを出力ポートに
選択的に出力する。

【００８０】請求項２に記載のデータ駆動型プロセッサ
においては、請求項１に記載のデータ駆動型プロセッサ
の作用に加え、入力処理手段が、入来データパケットに
含まれる経路確認フラグおよび行先情報に基づいて、入
来データパケットを第１および第２の出力のいずれか一
方に選択的に出力する。データパケット処理手段は、入
力処理手段の第１の出力から与えられるデータパケット
に含まれる情報に従った処理をし、出力ポートを指定す
るための情報を含む出力データパケットを必要に応じて
生成する。そして出力処理手段は、入来データパケット
の経路確認フラグの値に従って、出力先情報記憶手段に
格納されている出力先情報と、入来データパケットに含
まれる行先情報とのいずれか一方を選択的に参照して、
複数個の出力ポートのいずれか一つを選択してデータパ
ケットを出力する。

【００８１】請求項３に記載のデータ駆動型プロセッサ
においては、請求項１に記載のデータ駆動型プロセッサ
の作用に加え、入力処理手段において、入来データパケ
ットに含まれる経路確認フラグと行先情報とに基づい
て、入来データパケットが第１および第２の出力のいず
れか一方に選択的に出力される。

【００８２】請求項４に記載のデータ駆動型プロセッサ
においては、請求項３に記載のデータ駆動型プロセッサ
の作用に加え、第１の入力処理手段が、第１の入力ポー
トからの入来データパケットに含まれる経路確認フラグ
と行先情報とに基づいて、入来データパケットを第１の
出力および所定の記憶装置への第２の出力のいずれか一
方に選択的に出力する。第２の入力処理手段は、所定の
記憶装置からの第２の入力ポートからの入来データパケ
ットに含まれる経路確認フラグに基づいて、入来データ
パケットを第１および第２の出力のいずれか一方に選択
的に出力する。データパケット処理手段は、第１の入力
処理手段と第２の入力処理手段とから与えられるデータ
パケットに含まれる情報に従った処理をし、行先情報を
含む出力データパケットを必要に応じて生成して第１の
出力又は第２の出力に選択的に出力する。第１の出力処
理手段は、第１の入力処理手段の第２の出力からのデー
タパケットの経路確認フラグの値と出力先情報とにした
がって、第１の出力または第２の出力に選択的にデータ
パケットを出力する。第２の出力処理手段は、データパ
ケット処理手段の第２の出力または第２の入力処理手段
の第２の出力と、第１の出力処理手段の第２の出力とか
ら与えられるデータパケットの経路確認フラグと出力先
情報とを参照して、第１および第２の出力ポートのいず
れか一方を選択してデータパケットを出力する。

【００８３】請求項５に記載のデータ駆動型プロセッサ
においては、複数個の他のデータ駆動型プロセッサまた
は記憶装置からのデータパケットを処理できる。

【００８４】請求項６に記載のデータ駆動型プロセッサ
においては、複数個の他のデータ駆動型プロセッサまた
は記憶装置に選択的にデータパケットを与えることがで
きる。

【００８５】請求項７に記載のデータ駆動型情報処理装
置においては、複数個のデータ駆動型プロセッサの各々
の出力先情報記憶手段が、出力先情報を予め格納する。
そして複数個のデータ駆動型プロセッサの各々の選択的
出力手段が、入来データパケットに含まれる経路確認フ
ラグおよび行先情報と、出力先情報とに基づいて、入来
データパケットを出力ポートに選択的に出力する。接続
手段により、複数個のデータ駆動型プロセッサの任意の
１つから他の任意の１つまで、間接的にせよ直接的にせ
よ、データパケットが伝送される。

【００８６】請求項８に記載のデータ駆動型プロセッサ
においては、請求項７記載のデータ駆動型情報処理装置
の作用に加え、接続手段により、複数個のデータ駆動型
プロセッサまたは記憶装置の任意の１つから他の任意の
１つまで、間接的にせよ直接的にせよ、データパケット
が伝送される。

【００８７】請求項９に記載の方法においては、まず複
数個のデータ駆動型プロセッサの出力先情報記憶手段
に、所望の伝送経路を与える出力先情報がそれぞれ設定
される。所望の伝送経路における先頭のデータ駆動型プ
ロセッサの入力ポートに、経路確認フラグとして経路確
認テスト時を示す値を設定したデータパケットが与えら
れる。所望の伝送経路における最後のデータ駆動型プロ
セッサの出力ポートに、与えられたデータパケットに正
しく対応するデータパケットが出力されたか否かが確認
される。そして、経路設定ステップとデータパケット投
入ステップと確認ステップとが、所望の伝送経路を変化
させて繰返して行なわれる。

【００８８】請求項１０に記載の方法においては、複数
個のデータ駆動型プロセッサの出力先情報記憶手段に、
複数個の記憶装置の少なくとも１つを経由する所望の伝
送経路を与える出力先情報がそれぞれ設定される。所望
の伝送経路における先頭のデータ駆動型プロセッサの入
力ポートに、経路確認フラグとして経路確認テスト時を
示す値を設定したデータパケットが与えられる。そし
て、所望の伝送経路における最後のデータ駆動型プロセ
ッサの出力ポートに、与えられたデータパケットに正し
く対応するデータパケットが出力されたか否かが確認さ
れる。さらに経路設定ステップとデータパケット投入ス
テップと確認ステップとを、所望の伝送経路を変化させ
て繰返して行なう。

【００８９】

【実施例】

［第１の実施例］図１に、本発明の第１の実施例に係る
映像処理向きデータ駆動型プロセッサのブロック構成図
を示す。図１を参照して、映像処理向きデータ駆動型プ
ロセッサ１１０は、入力処理部１２０と、合流部１２２
と、本体処理部１２４と、分岐部１２６と、出力処理部
１２８と、ＰＥ♯レジスタ９０と、出力先情報記憶手段
に相当するＨレジスタ１３０とを含む。ＰＥ♯レジスタ
９０は、図２２に示される従来の映像処理向きデータ駆
動型プロセッサ１０のＰＥ♯レジスタ９０と同一であ
る。なお、本実施例の装置では、データ駆動型プロセッ
サ１１０は２つの入力と２つの出力とを有するが、これ
らの入出力の数は単に一例に過ぎない。たとえば１入力
で複数出力でもよいし、入出力とも２以上の複数でもよ
い。また入力と出力との数が一致する必要もない。

【００９０】図１に示される映像処理向きデータ駆動型
プロセッサ１１０で取り扱うデータパケットのうち、画
像メモリ部への入力に用いられるものは６７ビット長、
他のデータ駆動型プロセッサとの間での入出力に用いら
れるものは５５ビット長である。もちろんこれは一例で
あり、データパケットのパケット長やフィールド構成が
これに限定されるわけではない。

【００９１】入力処理部１２０は、２つの入力ポートＩ
ＡおよびＩＢに接続された２つの５５ビット長のデータ
パケット入力と、２つの５５ビット長のデータパケット
出力ＯＢ０およびＯＡ０とを有する。入力処理部１２０
は、入力されるデータパケットに含まれる情報（詳細は
後述する）を参照して、データパケットを合流部１２２
または出力処理部１２８に選択的に与えるためのもので
ある。また入力処理部１２０は、特別な命令を受ける
と、ＰＥ♯レジスタ９０の内容を設定する。

【００９２】合流部１２２は、入力処理部１２０の一方
のデータパケット出力ＯＢ０に接続された５５ビット長
の入力と、分岐部１２６の出力に接続された５５ビット
長の入力と、本体処理部１２４に接続された５５ビット
長のデータパケット出力とを有する。合流部１２２は、
図２２に示される従来のデータ駆動型プロセッサ１０の
合流部８２と同様の機能を果たす。合流部８２と１２２
とが異なるのは、処理するデータパケット長がそれぞれ
５４ビットと５５ビットとであることのみである。

【００９３】本体処理部１２４は、図示されない画像メ
モリ部に接続された６７ビット長の出力ポートＯＶと５
５ビット長の入力ポートＩＶとに接続された出力および
入力と、合流部１２２の出力に接続された５５ビット長
の入力と、分岐部１２６の入力に接続された５５ビット
長の出力とを有する。本体処理部１２４は、予めプログ
ラムを格納しており、合流部１２２から与えられるデー
タパケットに含まれるデータに、そのデータパケットに
含まれる命令コードにより定められる処理を行ない、結
果のデータパケットを分岐部１２６に出力するためのも
のである。本体処理部１２４はまた、図示されない画像
メモリ部に対するアクセスが必要な場合には、出力ポー
トＯＶを介して６７ビット長のデータパケットを画像メ
モリ部に与え、結果の５５ビット長のデータパケット
を、入力ポートＩＶを介して画像メモリ部から受け取
る。

【００９４】分岐部１２６は、図２２に示される従来の
データ駆動型プロセッサ１０の分岐部８６と同様の動作
を行なう。分岐部８６と分岐部１２６とが異なるのは、
扱うデータパケットのパケット長（それぞれ５４ビッ
ト、５５ビット）のみである。

【００９５】出力処理部１２８は、２つのデータパケッ
ト入力ＩＡ０およびＩＢ０に与えられるデータパケット
を、２つのデータパケット出力ポートＯＡおよびＯＢの
いずれか一方に、後述する方法に従って選択的に送出す
るためのものである。出力処理部１２８による出力ポー
トの選択は、通常処理時と経路接続の確認時とで互いに
異なっている。

【００９６】Ｈレジスタ１３０は、経路接続の確認時
に、出力処理部１２８によって参照されるものであり、
データパケットを２つの出力ポートＯＡまたはＯＢのど
ちらに出力すべきかを定める１ビットの情報を格納する
ためのものである。経路接続の確認時か否かは、入力さ
れるデータパケットに含まれる経路接続フラグにより決
められる。データパケットのフィールド構成については
図４および５を参照して後述する。

【００９７】出力処理部１２８には２ビットのＨＢＩＤ
端子１３２が接続されている。ＨＢＩＤ端子１３２に
は、出力処理部１２８の動作モードを設定するための信
号１３４が与えられる。出力処理部１２８の詳細な構成
とその動作とについては図３を参照して後述する。

【００９８】図２を参照して、入力処理部１２０は、Ｈ
レジスタ参照ビット識別部１４０と、命令識別部１４２
と、出力ポート選択部１４４とを含む。

【００９９】Ｈレジスタ参照ビット識別部１４０は、入
力ポートＩＡおよびＩＢから入力されるデータパケット
に含まれるＨレジスタ参照ビット（後述）の値を識別
し、Ｈレジスタ参照ビット結果信号１４６を出力ポート
選択部１４４に与えるとともに、データパケットを命令
識別部１４２に与えるためのものである。

【０１００】命令識別部１４２は、Ｈレジスタ参照ビッ
ト識別部１４０からのデータパケットを受け、データパ
ケットに含まれる命令コードを識別し、識別結果信号１
４８をデータパケットとともに出力ポート選択部１４４
に与えるためのものである。

【０１０１】出力ポート選択部１４４は、Ｈレジスタ参
照ビット結果信号１４６と識別結果信号１４８とに応答
して動作し、次の第１表に示されるような動作を行なう
ためのものである。

【０１０２】

【表１】

【０１０３】

【表２】

【０１０４】第１表を参照して、Ｈレジスタ参照ビット
結果信号１４６と識別結果信号１４８とがともに０であ
れば、出力ポート選択部１４４は、命令識別部１４２か
ら与えられるデータパケットのＰＥ♯（後述）とＰＥ♯
レジスタ９０の値とを比較する。出力ポート選択部１４
４は、両者が一致した場合にはデータパケットを出力Ｏ
Ｂ０に、両者が一致しない場合には出力ＯＡ０にそれぞ
れ出力する。

【０１０５】Ｈレジスタ参照ビット結果信号１４６が
０、識別結果信号１４８が１である場合には、出力ポー
ト選択部１４４は、与えられるデータパケットに含まれ
る第１のデータフィールドの値をＰＥ♯レジスタ９０に
書込み、パケットを消去する。

【０１０６】Ｈレジスタ参照ビット結果信号１４６が
１、識別結果信号１４８が０の場合には、出力ポート選
択部１４４はデータパケットを出力ＯＡ０を介して送出
する。後述するようにこれは経路接続のテストを行なう
ときの動作モードである。

【０１０７】図３を参照して、出力処理部１２８は、入
力ポート判別部１６０と、命令識別部１６２と、出力ポ
ート選択部１６４とを含む。

【０１０８】入力ポート判別部１６０は、２つのデータ
パケット入力ＩＡ０およびＩＢ０と、命令識別部１６２
の入力に接続されたデータパケット出力と、出力ポート
選択部１６４に接続された入力ポート識別信号１６６の
出力端子とを有する。データパケット入力ＩＡ０は図１
に示される入力処理部１２０のデータパケット出力ＯＡ
０に接続されている。データパケット入力ＩＢ０は、図
１に示される分岐部１２６のデータパケット出力に接続
されている。入力ポート判別部１６０は、データパケッ
トが入力ＩＡ０およびＩＢ０のいずれの入力ポートから
与えられたかを示す入力ポート識別信号１６６を発生し
て出力ポート選択部１６４に与えるとともに、データパ
ケットを命令識別部１６２に与えるためのものである。

【０１０９】命令識別部１６２は、入力ポート判別部１
６０のデータパケット出力に接続されたデータパケット
入力と、出力ポート選択部１６４のデータパケット入力
に接続されたデータパケット出力と、出力ポート選択部
１６４に与えられる識別結果信号１６８を出力するため
の端子とを有する。命令識別部１６２は、与えられたデ
ータパケットに含まれる命令コード（後述）が、Ｈレジ
スタ１３０へのデータの設定命令であれば識別結果信号
１６８の値を「１」とする。また命令識別部１６２は、
データパケットのＨレジスタ参照ビットの値が「１」で
あれば、識別結果信号１６８の値を「１」にする。その
他の場合には命令識別部１６２は、識別結果信号１６８
の値を「０」とする。

【０１１０】出力ポート選択部１６４は、命令識別部１
６２のデータパケット出力に接続されたデータパケット
入力と、２つの出力ポートＯＡおよびＯＢに接続された
２つのデータパケット出力と、ＨＢＩＤ端子１３２に接
続された端子と、入力ポート判別部１６０からの入力ポ
ート識別信号１６６が与えられる端子と、命令識別部１
６２からの識別結果信号１６８が与えられる端子とを有
している。出力ポート選択部１６４はまた、Ｈレジスタ
１３０の内容を参照または更新することができる。

【０１１１】出力ポート選択部１６４は、前掲の第２表
および第３表に従った動作を行なうためのものである。

【０１１２】第２表を参照して、ＨＢＩＤ端子１３２か
ら与えられる信号１３４の値により、この出力処理部１
２８の動作は２つの動作モードに大別される。その第１
は信号１３４の値が「００」である場合であり、第２の
場合は「１０」または「１１」である場合である。信号
１３４の値が「０１」に対応する動作モードは設けられ
ていない。第１の動作モードは、ソフトウェア的にデー
タパケットの出力先を設定するモードである。この場合
の出力ポートの選択は、さらに第３表に示されるように
４つに細分化される。第２の動作モードにおいては、２
つの出力ポートＯＡまたはＯＢのいずれにデータパケッ
トを出力するかが、この信号１３４によりハードウェア
的に設定される。この場合には、データパケットの内容
に関係なく第２表の第３行および第４行に従った出力ポ
ートの選択が行なわれる。

【０１１３】このようなハードウェア的な出力ポートの
設計モードが設けられているのは次のような理由によ
る。通常であれば、Ｈレジスタ１３０の内容は、第３表
の第４行の条件を満足するデータパケットをデータ駆動
型プロセッサ１１０に与えることにより設定できる。し
かし、このようなＨレジスタ１３０の設定自体が完全に
できない場合も考えられる。そのような場合には、図３
に示されるＨＢＩＤ端子１３２を介して、第２表の第３
行または第４行に示される値の信号を出力ポート選択部
１６４に与え、出力ポートの選択を設定することができ
る。

【０１１４】第３表を参照して、ソフトウェア的な動作
モードにおける出力ポート選択部１６４の動作は、入力
ポート識別信号１６６と識別結果信号１６８との組合せ
によりさらに３通りに大別される。その第１は識別結果
信号１６８が０の場合である。この場合には入力ポート
識別信号１６６の値に関わりなく、予め設定された分岐
条件に従って出力ポートを選択してデータパケットを出
力する（第３表の第１行および第３行）。その第２は入
力ポート識別信号１６６が０、識別結果信号１６８が１
の場合である。この場合には、Ｈレジスタ１３０の内容
を参照して出力ポートを選択する（第３表第２行）。そ
の第３は入力ポート識別信号１６６および識別結果信号
１６８がともに１の場合である。この場合には、データ
パケットの第１のデータフィールドの内容をＨレジスタ
１３０に書込み、パケットを消去する。したがってこの
ような条件を満足するように、Ｈレジスタ１３０の内容
の設定命令を含むデータパケットを、データパケット入
力ＩＡ０またはＩＢ０のうちの適当な方に与えることに
より、Ｈレジスタ１３０の内容を設定することができ
る。

【０１１５】図４に、図１に示される本体処理部１２４
から図示されない画像メモリ部に与えられる６３ビット
のデータパケットのフィールド構成の例を示す。このデ
ータパケットは、合流部１２２から本体処理部１２４に
与えられるデータパケットのフィールド構成とも一致し
ている。

【０１１６】図４を参照して、このデータパケット１８
０は、１ビットのＨレジスタ参照ビット１８２と、８ビ
ットの命令コード４２と、２４ビットの世代番号４４
と、１２ビットの第１のデータ４６と、同じく１２ビッ
トの第２のデータ４８と、１０ビットのプロセッサ番号
５０とを含む。命令コード４２と、世代番号４４と、デ
ータ４６および４８と、プロセッサ番号５０とは、図１
８に示した従来のデータ駆動型プロセッサで使用された
データパケット４０の対応するフィールドと同じ意味を
もつ。Ｈレジスタ参照ビット１８２には、経路接続の確
認時には「１」が、通常動作時には「０」がそれぞれ設
定される。このＨレジスタ参照ビット１８２が「１」で
あれば経路接続の確認時であることを示す。

【０１１７】図５は、図示されない画像メモリ部から本
体処理部１２４に与えられるデータパケットのフィール
ド構成を示す。このフィールド構成は、このデータ駆動
型プロセッサ１１０と他のデータ駆動型プロセッサとの
間で、データ伝送路１１２、１１４、１１６および１１
８を介して伝送されるデータパケットのフィールド構成
と一致している。

【０１１８】図５を参照して、データパケット１９０
は、１ビットのＨレジスタ参照ビット１９２と、８ビッ
トの命令コード６２と、２４ビットの世代番号６４と、
１２ビットの第１のデータ６６と、１０ビットのプロセ
ッサ番号６８とを含む。命令コード６２と、世代番号６
４と、第１のデータ６６と、プロセッサ番号６８とは、
図１９に示した、従来のデータ駆動型プロセッサで用い
られるデータパケット６０の対応フィールドと同じ意味
をもつ。Ｈレジスタ参照ビット１９２には、経路接続の
確認時には「１」が、それ以外のときには「０」が設定
される。

【０１１９】図１〜図５を参照して、この第１の実施例
のデータ駆動型プロセッサは次のように動作する。以下
の動作説明は、（１）ＰＥ♯レジスタ設定（２）通常処
理（３）Ｈレジスタ設定（４）経路接続の確認処理、の
順に説明する。

【０１２０】（１） ＰＥ♯レジスタの設定 ＰＥ♯レジスタは次のようにして設定される。図５を参
照して、設定のためのデータパケットにおいて、命令コ
ード６２には、ＰＥ♯レジスタ設定命令を格納する。第
１のデータ６６には、目的とするデータ駆動型プロセッ
サのＰＥ♯レジスタ９０に設定すべきＰＥ♯と、前述の
マスク値とマッチ値とを格納する。プロセッサＰＥ♯０
〜ＰＥ♯３のＰＥ♯は、マスタリセット後デフォルト値
の０となる。各プロセッサはいずれも、マスタリセット
後初めて入力されるデータパケットを、自分向けのデー
タパケットとして取り扱い、そのデータパケットに含ま
れるＰＥ♯と、マスク値と、マッチ値とを対応するＰＥ
♯レジスタ、マスクデータレジスタ、マッチデータレジ
スタに取り込む。ただし、マスタリセット後初めて入力
されるデータパケットの命令は前述のＰＥ♯レジスタ設
定命令である。

【０１２１】この初期設定方法により、ホストの近くに
接続されているプロセッサ（この例ではプロセッサＰＥ
♯０またはＰＥ♯１）から順に、接続されている各プロ
セッサのＰＥ♯とマスク値とマッチ値とを順次設定でき
る。

【０１２２】（２） 通常処理 通常処理の場合、図１および図３に示されるＨＢＩＤ端
子１３２からの信号１３４は「００」に設定される。

【０１２３】図５を参照して、データパケット１９０の
Ｈレジスタ参照ビット１９２には「０」が格納される。
命令コード６２には、行なおうとする処理に従う命令コ
ードが格納される。世代番号６４には、前述のようにデ
ータ駆動型プロセッサ１１０に入力される時系列に従っ
た順番で世代番号が格納される。第１のデータ６６に
は、演算対象のデータが格納される。プロセッサ番号６
８には、目的とするプロセッサのプロセッサ番号が格納
される。

【０１２４】図２を参照して、入力ポートＩＡまたはＩ
Ｂからデータパケットが入力されると、Ｈレジスタ参照
ビット識別部１４０は、図５に示されるＨレジスタ参照
ビット１９２の内容を調べる。通常処理の場合にはＨレ
ジスタ参照ビット１９２は前述のように「０」である。
したがってＨレジスタ参照ビット結果信号１４６は
「０」である。命令識別部１４２は、識別結果信号１４
８の値を「０」とする。

【０１２５】出力ポート選択部１４４は、与えられるデ
ータパケットのプロセッサ番号６８（図５参照）の値と
ＰＥ♯レジスタ９０の値とを比較し、一致すればデータ
パケット出力ＯＢ０に、一致しなければデータパケット
出力ＯＡ０にそれぞれデータパケットを出力する。これ
は第１表の第１行に従った処理である。

【０１２６】データパケットのプロセッサ番号６８とＰ
Ｅ♯レジスタ９０との値が一致した場合、合流部１２２
にデータパケットが与えられる。合流部１２２は、入力
処理部１２０からのデータパケットと分岐部１２６から
のデータパケットとの合流処理を行ない、さらに対デー
タの検出を行なって、演算が実行可能なデータパケット
を本体処理部１２４に与える。

【０１２７】本体処理部１２４は、与えられるデータパ
ケットのデータに対し、命令コードによって定まる処理
を行ない、結果のデータパケットを分岐部１２６に与え
る。本体処理部１２４は、画像メモリ部（図示せず）へ
のアクセスが必要な場合には、出力ポートＯＶを介して
画像メモリ部にデータパケットを与え、画像メモリのア
クセス結果のデータパケットを入力ポートＩＶを通して
受け取る。

【０１２８】分岐部１２６は、与えられるデータパケッ
トのプロセッサ番号６８（図５参照）とＰＥ♯レジスタ
９０の内容とを比較する。分岐部１２６は、両者が一致
すればデータパケットを合流部１２２に送出する。両者
が一致しなければ分岐部１２６は、出力処理部１２８に
データパケットを送出する。

【０１２９】図３を参照して、出力処理部１２８の入力
ポート判別部１６０は、データパケットが入力ＩＡ０お
よびＩＢ０のいずれのポートから与えられたかを判別
し、入力ＩＡ０からである場合には入力ポート識別信号
１６６を「０」に、入力ＩＢ０からのものである場合に
は入力ポート識別信号１６６を「１」にそれぞれ設定す
る。現在述べているのは通常処理の場合である。データ
パケットのＨレジスタ参照ビット値は「０」である。し
たがって、入力ＩＡ０を介して入力ポート判別部１６０
に与えられたデータパケットは、図１に示す入力処理部
１２０において、自プロセッサに対する入力パケットで
はないと判別されたパケットである。また入力ＩＢ０を
介して入力ポート判別部１６０に与えられるデータパケ
ットは、図１に示す入力処理部１２０で、自プロセッサ
に対する入力パケットであると判別されたパケットであ
る。

【０１３０】命令識別部１６２は、データパケットの命
令コード６２（図５参照）がＨレジスタ設定命令ではな
く、かつＨレジスタ参照ビット１９２が「０」であるの
で、識別結果信号１６８を「０」とする。

【０１３１】出力ポート選択部１６４は、この通常処理
の場合には第３表の第１行または第３行に示されるよう
に動作する。すなわち出力ポート選択部１６４は、図２
１に示す出力処理部８８と同様に、予め記憶したマスク
値とマッチ値とを用い、従来の技術と同様に、予め設定
された分岐条件に従ってパケットを出力する。すなわ
ち、出力ポート選択部１６４はまず、入力されたデータ
パケットのプロセッサ番号６８（図５）と、記憶されて
いるマスク値との間で論理積を行なう。出力ポート選択
部１６４は、論理積の結果を、予め記憶していたマッチ
値と比較する。出力ポート選択部１６４は、両者が一致
している場合にはパケットを出力ポートＯＡに、両者が
一致していない場合には出力ポートＯＢにそれぞれ出力
する。

【０１３２】（３） Ｈレジスタの設定 Ｈレジスタ１３０（図１および図３）は次のようにして
設定される。図５を参照して、Ｈレジスタ参照ビット１
９２には「０」が設定される。命令コード６２にはＨレ
ジスタ設定命令が設定される。第１のデータ６６には、
Ｈレジスタ１３０に設定すべき値（「０」または
「１」）が設定される。プロセッサ番号６８は、対象の
プロセッサの番号に設定される。

【０１３３】図２を参照して、このデータパケットが入
力ポートＩＡまたはＩＢのいずれから入力された場合で
あっても、Ｈレジスタ参照結果信号１４６は「０」とな
る。また識別結果信号１４８も「０」となる。したがっ
て第１表の第１行に従い、データパケットのプロセッサ
番号６８がＰＥ♯レジスタ９０の内容と一致した場合に
はパケットは出力ＯＢ０を介して合流部１２２に与えら
れる。両者が一致しない場合にはデータパケットは出力
処理部１２８に直接与えられる。

【０１３４】このデータパケットは合流部１２２、本体
処理部１２４、分岐部１２６により出力処理部１２８に
与えられる。

【０１３５】図３を参照して、このデータパケットは入
力ＩＢ０を介して入力ポート判別部１６０に与えられ
る。したがって入力ポート識別信号１６６は「１」とな
る。命令コードはＨレジスタ設定命令であるので、識別
結果信号１６８も「１」となる。出力ポート選択部１６
４は、第３表の第４行に従い、データパケットのデータ
の値をＨレジスタ１３０に書込み、パケットを消去す
る。この動作により、Ｈレジスタ１３０に「０」または
「１」のいずれかの値が書込まれる。

【０１３６】なお、経路接続の確認時、すなわちデータ
パケットのＨレジスタ参照ビットの値が「１」である場
合には、次のように出力ポートの選択が行なわれる。Ｈ
レジスタ１３０の格納内容が「０」であればデータパケ
ットは出力ポートＯＡに、「１」であればデータパケッ
トは出力ポートＯＢにそれぞれ出力されるものとする。

【０１３７】（４） 経路接続の確認 経路接続の確認は次のようにして行なわれる。図６を参
照して、まずすべての経路を確認済みかどうか判断す
る。すべての経路が確認済みであれば経路接続の確認処
理は終了する。まだ確認されていない経路が存在する場
合、ステップＳ２０の処理を行なう。

【０１３８】ステップＳ２０では、各データ駆動型プロ
セッサのＨレジスタを、次に確認すべき経路が得られる
ように設定する。

【０１３９】さらにステップＳ３０で、Ｈレジスタ参照
ビットに「１」を設定したデータパケットを、接続経路
の先頭のデータ駆動型プロセッサに与える処理が行なわ
れる。この先頭のプロセッサとは、たとえば図２１に示
される接続の場合には、プロセッサＰＥ♯０の入力ポー
トＩＡまたはプロセッサＰＥ♯１の入力ポートＩＢであ
る。

【０１４０】続いてステップＳ４０で、接続経路の最後
のデータ駆動型プロセッサの出力ポートに正しいデータ
パケットが得られたかどうかについて判断が行なわれ
る。図２１に示される例では、プロセッサＰＥ♯２の出
力ポートＯＡまたはプロセッサＰＥ♯３の出力ポートＯ
Ｂから得られるデータパケットについてこの判断が行な
われる。どのプロセッサにデータパケットを与えるか、
どのプロセッサからデータパケットが得られるかは、テ
ストしようとする経路によって定まる。

【０１４１】たとえば図２１に示される例では、図７
（ａ）〜（ｄ）に示される４つの経路を確認することが
考えられる。図７（ａ）〜（ｄ）の４通りの経路を確認
することで、図２１に示されるネットワークの各接続経
路の確認が行なわれる。

【０１４２】また図７を参照して容易にわかるように、
どの接続経路をテストするかに従って、どのプロセッサ
にデータパケットを与え、どのプロセッサからデータパ
ケットが得られるかが決まる。

【０１４３】図７（ａ）に示す接続経路を確認する場合
には、プロセッサＰＥ♯０のＨレジスタには「１」が、
プロセッサＰＥ♯２のＨレジスタには「０」がそれぞれ
格納される。

【０１４４】図７（ｂ）に示される経路接続の確認時に
は、プロセッサＰＥ♯１のＨレジスタには「１」が、プ
ロセッサＰＥ♯３のＨレジスタには「１」がそれぞれ格
納される。

【０１４５】図７（ｃ）に示される経路接続の確認を行
なう場合には、各プロセッサＰＥ♯０、ＰＥ♯１、ＰＥ
♯２、ＰＥ♯３のＨレジスタには、すべて「０」が格納
される。

【０１４６】図７（ｄ）に示される経路接続の確認時に
は、プロセッサＰＥ♯０、ＰＥ♯１、ＰＥ♯２、ＰＥ♯
３の各Ｈレジスタには、それぞれ「０」「０」「１」
「１」が格納される。

【０１４７】経路の接続が完了した後、プロセッサに投
入される接続確認のためのデータパケットは次のように
なっている。図５を参照して、Ｈレジスタ参照ビット１
９２は「１」に設定される。命令コード６２、世代番号
６４、データ６６、プロセッサ番号６８はそれぞれ任意
のビットパターンに設定される。

【０１４８】たとえば図７（ａ）に示される経路接続の
テストを行なう場合、データパケットはプロセッサＰＥ
♯０の入力ポートＩＡに与えられる。

【０１４９】図２を参照して、Ｈレジスタ参照ビット識
別部１４０は、Ｈレジスタ参照ビット結果信号１４６を
「１」とする。

【０１５０】出力ポート選択部１４４は、前述の第１表
の第３行に従い、データパケットを無条件で出力ＯＡ０
に出力する。したがって図１を参照して、データパケッ
トは出力処理部１２８の第１のデータパケット入力ＩＡ
０に直接与えられる。

【０１５１】図３を参照して、データパケットが入力Ｉ
Ａ０を介して入力ポート判別部１６０に与えられるの
で、入力ポート判別信号１６６は「０」となる。データ
パケットのＨレジスタ参照ビットが「１」であるので、
命令識別部１６２から出力される識別結果信号１６８は
「１」となる。

【０１５２】第３表第２行に従い、出力ポート選択部１
６４は、Ｈレジスタ１３０の内容を参照する。出力ポー
ト選択部１６４は、Ｈレジスタ１３０に「０」が格納さ
れている場合出力ポートＯＡを選択する。

【０１５３】すなわち、データパケットのＨレジスタ参
照ビットが「１」に設定されたデータパケットが与えら
れた場合、データ駆動型プロセッサは、Ｈレジスタ１３
０の格納内容に従って出力ポートを選択する。したがっ
て、データパケットのその他の部分のビットパターンと
は無関係にデータパケットの経路を設定し、その経路を
伝送させることができる。この場合、Ｈレジスタ参照ビ
ットを除き、データパケットの内容が参照されたり更新
されたりすることはない。出力されるデータパケットの
内容が、アキュムレータの内容によって異なってくるこ
ともない。したがってこのデータ駆動型プロセッサを用
いたデータ駆動型情報処理装置では、従来困難であった
り、あるいは不可能でさえあったプロセッサ間経路の接
続の確認を容易に行なうことができる。

【０１５４】［第２の実施例］以下に述べる第２の実施
例は、図８に示されるように、従来と同一のプロセッサ
１０（図２２参照）の前後に入力前処理部２００および
出力後処理部２０２をそれぞれ設け、さらに第１の実施
例と同様にＨレジスタ２０４を設けることにより第１の
実施例と同様の効果を得るようにしたものである。

【０１５５】図８を参照して、入力前処理部２００に入
力ポートＩＡ１およびＩＢ１を介して与えられるデータ
パケットは５５ビット長である。また出力後処理部２０
２の２つの出力ポートＯＡ１およびＯＢ１から出力され
るデータパケットのパケット長も５５ビットである。な
お、これらのデータパケットおよび後述するデータパケ
ットのパケット長およびフィールド構成は単なる例であ
り、他のパケット長またはフィールド構成が採用されて
もよい。

【０１５６】図８に示されるように、入力前処理部は３
つの出力を有する。そのうちの２つの出力はそれぞれ、
プロセッサ１０の２つの入力ポートＩＡおよびＩＢに接
続されている。この伝送路はそれぞれ５４ビット長であ
る。

【０１５７】出力後処理部２０２は３つの入力を有す
る。そのうちの２つは、プロセッサ１０の２つの出力ポ
ートＯＡおよびＯＢに接続されている。出力後処理部２
０２の残りの１つの入力は、入力前処理部２００の残り
の１つの出力に接続されている。

【０１５８】プロセッサ１０が図示されない画像メモリ
との間でそれぞれ５４ビット、６６ビットのデータパケ
ットを入力ポートＩＶ、出力ポートＯＶを介して入出力
することも図２２の場合と同様である。

【０１５９】出力後処理部２０２は、Ｈレジスタ２０４
の内容を参照し、更新することができる。また出力後処
理部２０２は、ＨＢＩＤ端子２０８に接続されている。
ＨＢＩＤ端子２０８は、図１および３に示されるＨＢＩ
Ｄ端子１３２と全く同様に、２ビットの信号２０６を出
力後処理部２０２に与えるためのものである。この信号
２０６の意味は、第２表に示されたものと同一である。
なお、この第２の実施例において用いられるデータパケ
ットのうち、５５ビット長のものは図５に示されるもの
と同じフィールド構成であり、６６ビット長のものは図
１９に示されるデータパケット４０と同じフィールド構
成であり、５４ビットのものは図２０に示されるデータ
パケット６０と同一のフィールド構成である。

【０１６０】図９を参照して、入力前処理部２００は、
入力ポート判別部２１０と、Ｈレジスタ参照ビット識別
部２１２と、最上位ビット除去部２１４と、出力ポート
選択部２１６とを含む。

【０１６１】入力ポート判別部２１０は、入力ポートＩ
Ａ１およびＩＢ１にそれぞれ接続された２つの入力と、
Ｈレジスタ参照ビット識別部２１２の入力に接続された
出力と、入力ポート判別信号２１８の出力端子とを有す
る。入力ポート判別信号２１８は出力ポート選択部２１
６に与えられる。入力ポート判別部２１０は、データパ
ケットが入力ポートＩＡ１またはＩＢ１のいずれを介し
て与えられたかを判別し、その結果に従って入力ポート
判別信号２１８の値を変える。入力ポート判別部２１０
はまた、データパケットをそのままＨレジスタ参照ビッ
ト識別部２１２に与えるためのものでもある。

【０１６２】Ｈレジスタ参照ビット識別部２１２は、入
力ポート判別部の出力に接続された５５ビット長の入力
と、最上位ビット除去部２１４の入力に接続された５４
ビット長の出力と、５５ビット長のテストデータパケッ
ト伝送路２２０に接続された出力とを有する。Ｈレジス
タ参照ビット識別部２１２は、与えられるデータパケッ
トのＨレジスタ参照ビットの値が「１」であるか「０」
であるかに従って、データパケットをテストデータパケ
ット伝送路２２０または最上位ビット除去部２１４への
伝送路に選択的に出力するためのものである。

【０１６３】最上位ビット除去部２１４は、Ｈレジスタ
参照ビット識別部２１２の出力に接続された５５ビット
長の入力と、出力ポート選択部２１６に接続された５４
ビット長の出力とを有する。最上位ビット除去部２１４
は、与えられるデータパケットの最上位ビット、すなわ
ちＨレジスタ参照ビットを除去したデータパケットを生
成して出力ポート選択部２１６に与えるためのものであ
る。

【０１６４】出力ポート選択部２１６は、最上位ビット
除去部２１０の出力に接続された５４ビット長の入力
と、それぞれ図８に示されるプロセッサ１０の２つの入
力ポートＩＡおよびＩＢに接続されたそれぞれ５４ビッ
ト長の２つのデータ出力と、入力ポート判別信号２１８
の入力端子とを有する。出力ポート選択部２１６は、入
力ポート判別信号２１８に従い、入力ポートＩＡ１を介
して入力されたデータパケットはプロセッサ１０の入力
ポートＩＡに、入力ポートＩＢ１を介して与えられたデ
ータパケットは入力ポートＩＢにそれぞれ与えるように
出力ポートを選択する。

【０１６５】図８を参照して、プロセッサ１０は、図２
１に示されるプロセッサ１０と全く同じものである。処
理するデータパケット長も全く同一である。プロセッサ
１０は、出力後のデータパケットを出力後処理部２０２
の２つの入力ポートに、出力ポートＯＡまたはＯＢを介
して出力する。この出力ポートの選択は、従来と同様に
して行なわれる。

【０１６６】図１０を参照して、出力後処理部２０２
は、入力ポート判別部２３０と、最上位ビット追加部２
３２と、Ｈレジスタ参照ビット識別部２３４と、命令識
別部２３６と、出力ポート選択部２３８とを含む。

【０１６７】入力ポート判別部２３０は、図８に示され
るプロセッサ１０の２つの出力ポートＯＡおよびＯＢに
接続された２つの５４ビット長の入力ポートと、最上位
ビット追加部２３２の入力に接続された５４ビット長の
出力と、出力ポート選択部２３８に接続された、入力ポ
ート判別信号２４０の出力端子とを有する。入力ポート
判別部２３０は、データパケットが出力ポートＯＡまた
はＯＢのいずれから与えられたかを示す入力ポート判別
信号２４０を出力ポート選択部２３８に与えるためのも
のである。

【０１６８】最上位ビット追加部２３２は、入力ポート
判別部の出力に接続された５４ビット長の入力と、Ｈレ
ジスタ参照ビット識別部２３４の２つの入力のうちの１
つに接続された５５ビット長の出力とを有する。最上位
ビット追加部２３２は、入力ポート判別部２３０から与
えられたデータパケットの先頭に最上位ビットとして
「０」を追加してＨレジスタ参照ビット識別部２３４に
与えるためのものである。

【０１６９】Ｈレジスタ参照ビット識別部２３４は、最
上位ビット追加部２３２の出力に接続された５５ビット
長の入力と、図９に示されるＨレジスタ参照ビット識別
部２１２の５５ビット長の出力に接続された５５ビット
長の入力と、命令識別部２３６の入力に接続された５５
ビット長の出力と、出力ポート選択部２３８へのＨレジ
スタ参照ビット結果信号２４２の出力端子とを有する。
Ｈレジスタ参照ビット識別部２３４は、入力されたデー
タパケットのＨレジスタ参照ビットの値に従い、「１」
または「０」のＨレジスタ参照ビット結果信号２４２を
出力ポート選択部２３８に与えるためのものである。Ｈ
レジスタ参照ビット識別部２３４はまた、最上位ビット
追加部２３２または図９に示されるＨレジスタ参照ビッ
ト識別部２１２から与えられたデータパケットを命令識
別部２３６に与えるためのものである。

【０１７０】命令識別部２３６は、Ｈレジスタ参照ビッ
ト識別部２３４の出力に接続された５５ビット長の入力
と、出力ポート選択部２３８に接続された５５ビット長
の出力と、出力ポート選択部２３８に与えられる識別結
果信号２４６の出力端子とを有する。命令識別部２３６
は、与えられたデータパケットを出力ポート選択部２３
８に与えるとともに、データパケットの命令コードが、
Ｈレジスタ２０４の設定命令かどうかを識別し、識別結
果を識別結果信号２４６として出力ポート選択部２３８
に与えるためのものである。この場合、命令コードがＨ
レジスタの設定命令であれば識別結果信号２４６は
「１」に、それ以外の場合には識別結果信号２４６は
「０」にそれぞれ設定される。

【０１７１】出力ポート選択部２３８は、命令識別部２
３６に接続された５５ビット長の入力と、ＨＢＩＤ端子
２０８から信号２０６を受け取るための端子と、入力ポ
ート判別信号２４０、Ｈレジスタ参照ビット結果信号２
４２、識別結果信号２４６を受けるための３つの端子
と、出力ポートＯＡ１およびＯＢ１に接続された２つの
出力とを有する。出力ポート選択部２３８はまた、Ｈレ
ジスタ２０４の内容を参照し、または更新することが可
能である。出力ポート選択部２３８は、入力ポート判別
信号２４０と、Ｈレジスタ参照ビット結果信号２４２
と、識別結果信号２４６と、ＨＢＩＤ端子２０８からの
信号２０６と、Ｈレジスタ２０４の内容とを参照して、
必要であれば２つの出力ポートのうちのいずれか１つを
選択してデータパケットを出力するためのものである。

【０１７２】これら各信号の値と、出力ポート選択部２
３８が選択する出力ポートとの関係を、次の第４表およ
び第５表に示す。

【０１７３】

【表３】

【０１７４】図８〜図１０に示すこの第２の実施例のデ
ータ駆動型プロセッサは次のように動作する。以下の説
明は、（１）ＰＥ♯レジスタの設定（２）通常処理
（３）Ｈレジスタの設定（４）経路接続の確認、に分け
て順に説明する。なお、図１０に示すＨＢＩＤ端子２０
８から与えられる信号２０６は、第４表に示される４つ
の値のうち、「００」であるものとする。

【０１７５】（１） ＰＥ♯レジスタの設定 ＰＥ♯レジスタの設定の場合、データパケットのＨレジ
スタ参照ビットは「０」に設定される。

【０１７６】データパケットは入力前処理部２００の入
力ポート判別部２１０に、入力ポートＩＡ１またはＩＢ
１を介して与えられる。入力ポート判別信号２１８は、
いずれの入力ポートを介してデータパケットが入力され
たかに従って「０」または「１」となる。データパケッ
トはＨレジスタ参照ビット識別部２１２に与えられる。

【０１７７】Ｈレジスタ参照ビット識別部２１２は、与
えられたデータパケットのＨレジスタ参照ビットが
「０」であるため、データパケットを最上位ビット除去
部２１４に与える。最上位ビット除去部２１４は、最上
位の１ビットを除去した５４ビットのデータパケットを
生成し、出力ポート選択部２１６に与える。出力ポート
選択部２１６は、入力ポート判別信号２１８の値に従
い、データパケットを図８に示されるプロセッサ１０の
入力ポートＩＡまたはＩＢに与える。

【０１７８】プロセッサ１０の中では、従来と同様の処
理によりＰＥ♯レジスタの値の設定が行なわれ、このデ
ータパケットは消去される。

【０１７９】（２） 通常処理 図５を参照して、データパケット１９０のＨレジスタ参
照ビット１９２は「０」に設定される。命令コード６２
には、処理に応じた命令コードが設定される。世代番号
６４には、プロセッサ１０への投入順に従った世代番号
が付与されている。第１のデータ６６には、演算に用い
られるデータが格納される。プロセッサ番号６８には、
対象となるプロセッサの番号が格納される。

【０１８０】このデータパケットが図９に示される入力
前処理部２００にたとえば入力ポートＩＡ１を介して与
えられたものとする。入力ポート判別部２１０は、入力
ポート判別信号２１８を「０」として出力ポート選択部
２１６に与える。Ｈレジスタ参照ビット識別部２１２
は、Ｈレジスタ参照ビットが「０」であるため、データ
パケットを最上位ビット除去部２１４に与える。最上位
ビット除去部２１４は、データパケットの最上位の１ビ
ットを除去した５４ビットのデータパケットを生成し、
出力ポート選択部２１６に与える。出力ポート選択部２
１６は、入力ポート判別信号２１８が「０」であるた
め、データパケットを図８に示すプロセッサ１０の入力
ポートＩＡに与える。

【０１８１】プロセッサ１０は、図２２に示されるプロ
セッサ１０と全く同じ操作をこのデータパケットに対し
て行ない、その出力ポートＯＡまたはＯＢに出力する。

【０１８２】図１０を参照して、入力ポート判別部２３
０は、データパケットが出力ポートＯＡまたはＯＢのい
ずれから与えられたものかを判別し、入力ポート判別信
号２４０を「０」または「１」とする。最上位ビット追
加部２３２は、データパケットの最上位ビットに「０」
を設定する。Ｈレジスタ参照ビット識別部２３４は、Ｈ
レジスタ参照ビット結果信号を「０」として出力ポート
選択部２３８に与える。命令識別部２３６は、識別結果
信号２４６を「０」として出力ポート選択部２３８に与
える。出力ポート選択部２３８は、第５表の第１行また
は第２行に従い、データパケットが出力ポートＯＡから
与えられたものであればこのデータパケットを出力ＯＡ
１から、出力ポートＯＢから与えられたものであれば出
力ＯＢ１からそれぞれ送出する。

【０１８３】このようにして図８に示されるこの第２の
実施例のデータ駆動型プロセッサでは、通常処理が従来
のものと同様にして行なわれる。

【０１８４】（３） Ｈレジスタの設定処理 図５を参照して、Ｈレジスタ参照ビット１９２には
「０」が設定される。命令コード６２にはＨレジスタの
内容の設定命令に対応するビットパターンが設定され
る。第１のデータ６６には、Ｈレジスタ２０４に設定す
べき値すなわち「０」または「１」が設定される。プロ
セッサ番号６８には、対象となるプロセッサの番号が設
定される。

【０１８５】図９を参照して、入力前処理部に与えられ
たデータパケットは、通常処理のデータパケットと同様
に、出力ポート選択部２１６のいずれか一方の５４ビッ
トの出力からプロセッサ１０に与えられる。プロセッサ
１０は、このデータパケットをそのまま出力後処理部２
０２に与える。

【０１８６】図１０を参照して、データパケットは、最
上位ビット追加部２３２によりその最上部に「０」が追
加され、Ｈレジスタ参照ビット識別部２３４に与えられ
る。Ｈレジスタ参照ビット結果信号２４２は「０」とな
る。命令識別部２３６は、識別結果信号２４６の値を
「１」とする。出力ポート選択部２３８は、第５表の第
３行に従い、与えられたデータパケットのデータの内容
をＨレジスタ２０４に書込み、データパケットを消去す
る。この場合、入力ポート判別信号２４０の値は無視さ
れる。

【０１８７】（４） 経路接続の確認 経路接続の確認は次のようにして行なわれる。図５を参
照して、Ｈレジスタ参照ビット１９２には「１」が設定
される。命令コード６２、世代番号６４、データ６６、
プロセッサ番号６８には任意のビットパターンが設定さ
れる。このデータパケットは、図８に示される入力ポー
トＩＡ１またはＩＢ１のいずれか一方（テストする経路
により定まる）から入力前処理部２００に与えられる。

【０１８８】図９を参照して、入力ポート判別部２１０
は、データパケットがいずれの入力ポートから入力され
たかを判別し、その結果に従って入力ポート判別信号２
１８の値を「０」または「１」とする。

【０１８９】Ｈレジスタ参照ビット識別部２１２は、デ
ータパケットのＨレジスタ参照ビットが「１」であるた
め、データパケットをテストデータパケット伝送路２２
０を介して図１０に示される出力後処理部２０２のＨレ
ジスタ参照ビット識別部２３４に与える。

【０１９０】Ｈレジスタ参照ビット識別部２３４は、Ｈ
レジスタ参照ビットが「１」であるため、Ｈレジスタ参
照ビット結果信号を「１」とする。データパケットはさ
らに命令識別部２３６を経て出力ポート選択部２３８に
与えられる。

【０１９１】命令識別部２３６は、命令コードがＨレジ
スタの内容設定命令ではないため、識別結果信号２４６
を「０」とする。

【０１９２】出力ポート選択部２３８は、第５表の第４
行に従い、Ｈレジスタ２０４の内容を参照し、Ｈレジス
タ２０４に格納された値が「０」であれば出力ポートＯ
Ａ１に、「１」であれば出力ポートＯＢ１にデータパケ
ットを出力する。

【０１９３】データパケットのＨレジスタ参照ビットの
値が「１」のときには、データパケットの内容とは関係
なく、Ｈレジスタ２０４の内容のみによってデータパケ
ットの分岐先が定められる。したがって、任意のビット
パターンのデータパケットを用い、データパケットを任
意の伝送経路を通して伝送させることができる。第１の
実施例と同様に、テスト時のプロセッサ間のパケット伝
送経路を任意に設定でき、しかもデータパケットの内容
が参照されたり更新されたりすることがない。したがっ
て、従来では困難であり、一部は不可能でさえあったプ
ロセッサ間経路の接続の確認を容易に行なうことができ
る。

【０１９４】［第３の実施例］図１１に、本発明の第３
の実施例に係る映像処理向きデータ駆動型プロセッサの
ブロック構成図を示す。図１１に示されるデータ駆動型
プロセッサ２５０は、画像メモリへのデータ伝送路およ
び画像メモリからこのプロセッサ２５０へのデータ伝送
路についても、データパケットのビットパターンのう
ち、経路確認フラグ以外の部分とは無関係に経路接続の
確認を行なうことができるプロセッサである。

【０１９５】図１１に示されるプロセッサ２５０が図１
に示されるデータ駆動型プロセッサ１１０と異なるの
は、図１の１ビットのＨレジスタ１３０に代えて２ビッ
トのＨレジスタ２５６を含むことと、入力処理部１２０
の出力ＯＡ０に接続された入力と、出力処理部１２８の
一方の入力ＩＡ０に接続された出力と画像メモリへの出
力ポートＯＶに接続された２つの出力とを有し、かつＨ
レジスタ２５６に接続され、入来データパケットの経路
確認フラグの値とＨレジスタ２５６に格納された出力先
情報の最上位ビットとを参照して、出力処理部１２８ま
たは出力ポートＯＶのいずれか一方を選択してデータパ
ケットを出力するための第２の出力処理手段としてのメ
モリ送出選択部２５２と、画像メモリからの入力ポート
ＩＶに接続された入力と、本体処理部１２４および出力
処理部１２８の一方の入力ＩＡ０にそれぞれ接続された
２つの出力とを有し、入来データパケットに含まれる経
路確認フラグに基づいて、入来データパケットを出力処
理部１２８または本体処理部１２４に選択的に出力する
ための第２の入力処理手段としてのメモリパケットリル
ート部２５４とをさらに含む点である。

【０１９６】図１１と図１とにおいて、同一の部品には
同一の参照符号および名称を付してある。各部品の機能
も同一である。したがってここではそれらについての詳
しい説明は繰返さない。なお、Ｈレジスタ２５６に格納
された２ビットの出力先情報のうち、最下位ビットは図
１のＨレジスタ１３０に格納された出力先情報と同様で
ある。出力処理部１２８は、この出力先情報の最下位ビ
ットに従い、表１〜表５に示される動作を行なう。Ｈレ
ジスタ２５６に格納された出力先情報の最上位ビットの
みがメモリ送出選択部２５２により参照される。

【０１９７】図１２を参照して、メモリ送出選択部２５
２は、入力ポートＩＤと２つの出力ポートＯＥおよびＯ
Ｆとを含む。入力ポートＩＤは入力処理部１２０のデー
タパケット出力ＯＡ０に、データ伝送路２７０を介して
接続されている。出力ポートＯＥは、データ伝送路２６
６を介して図１１の出力処理部１２８のデータパケット
入力ＩＡ０に接続されている。出力ポートＯＦはデータ
伝送路２６８を介して図１１の出力ポートＯＶに接続さ
れている。

【０１９８】メモリ送出選択部２５２はさらに、Ｈレジ
スタ参照ビット識別部２６０と出力ポート選択部２６２
とを含む。

【０１９９】Ｈレジスタ参照ビット識別部２６０は、入
力ポートＩＤに接続された入力と、データパケット伝送
路２６８に接続された出力ポートとを有する。Ｈレジス
タ参照ビット識別部２６０は、入力ポートＩＤを介して
与えられるデータパケットのＨレジスタ参照ビットが
「０」および「１」のいずれであるかを識別し、Ｈレジ
スタ参照ビット結果信号２６４を出力ポート選択部２６
２に与えるためのものである。

【０２００】出力ポート選択部２６２は、データパケッ
ト伝送路２６８に接続されたデータパケット入力と、出
力ポートＯＥおよびＯＦに接続された２つのデータパケ
ット出力とを有する。出力ポート選択部２６２にはさら
に、Ｈレジスタ２５６から出力先情報の最上位ビット
が、Ｈレジスタ参照ビット識別部２６０からＨレジスタ
参照ビット結果信号２６４がそれぞれ与えられる。出力
ポート選択部２６２は、Ｈレジスタ２５６に格納された
出力先情報の最上位ビットと、Ｈレジスタ参照ビット結
果信号２６４とに従って、次の第６表に示されるよう
に、データパケットを出力ポートＯＥおよびＯＦのいず
れに出力するかを選択するためのものである。

【０２０１】

【表４】

【０２０２】第６表を参照して、Ｈレジスタ参照ビット
結果信号２６４が「０」である場合には、このデータパ
ケットは経路接続の確認テスト用のものではない。した
がってＨレジスタの最上位ビットの値にかかわらず出力
ポート選択部２６２は、出力ポートＯＥを選択してデー
タパケットを出力処理部１２８に与える。一方Ｈレジス
タ参照ビット結果信号２６４が「１」の場合、このデー
タパケットは経路接続の確認テスト用のものである。し
たがって出力ポート選択部２６２はＨレジスタの最上位
ビットによってデータパケットを振り分ける。まずＨレ
ジスタの最上位ビットが「０」の場合には、出力ポート
選択部２６２は出力ポートＯＥを介してデータパケット
を出力処理部１２８に与える。一方Ｈレジスタの最上位
ビットが「１」であれば出力ポート選択部２６２は、出
力ポートＯＦおよびＯＶ（図１１参照）を介してデータ
パケットを画像メモリ部１２に与える。

【０２０３】要約すると、与えられるデータパケットの
Ｈレジスタ参照ビットが「０」であればデータパケット
は、Ｈレジスタの格納内容にかかわらず出力処理部１２
８に与えられる。Ｈレジスタ参照ビットが「１」であれ
ば、データパケットの出力先はＨレジスタの最上位ビッ
トにより決まる。「０」であれば出力処理部１２８であ
り、「１」であれば画像メモリ部１２である。したがっ
て、メモリ送出選択部２５２を設けることにより、デー
タパケットのＨレジスタ参照ビット以外の部分のビット
パターンとは関係なく、データパケットを画像メモリ部
１２への伝送路２６８上に出力することができる。

【０２０４】一方、このようにして画像メモリ部１２に
データパケットを出力した後、画像メモリ部からのデー
タパケットをプロセッサ２５０で受取り、さらに後続の
プロセッサに出力する必要がある。メモリパケットリル
ート部２５４はそのためのものである。

【０２０５】図１３を参照して、メモリパケットリルー
ト部２５４は、画像メモリ部１２からのデータパケット
伝送路２８４に接続される入力ポートＩＤと、データパ
ケット伝送路２８６に接続される出力ポートＯＥと、デ
ータパケット伝送路２９０に接続される出力ポートＯＦ
とを有する。データパケット伝送路２８６は本体処理部
１２４の、画像メモリ部からのデータパケット入力に接
続される。データパケット伝送路２９０は、出力処理部
１２８の入力ＩＡ０に、メモリ送出選択部２５２からの
出力と共通に接続される。

【０２０６】メモリパケットリルート部２５４は、入力
ポートＩＤに接続されたデータパケット入力とデータパ
ケット伝送路２９２に接続されたデータパケット出力と
を有するＨレジスタ参照ビット識別部２８０と、出力伝
送路２９２に接続されたデータパケット入力と出力ポー
トＯＥおよびＯＦに接続された２つのデータパケット出
力とを有する出力ポート選択部２８２とを含む。Ｈレジ
スタ参照ビット識別部２８０から出力ポート選択部２８
２には、Ｈレジスタ参照ビット結果信号２８８が与えら
れる。

【０２０７】Ｈレジスタ参照ビット識別部２８０は、入
力ポートＩＤから与えられるデータパケットのＨレジス
タ参照ビットを調べ、その値に示すＨレジスタ参照ビッ
ト結果信号２８８を出力ポート選択部２８２に与えるた
めのものである。データパケットはまた、Ｈレジスタ参
照ビット識別部２８０からデータパケット伝送路２９２
を介して出力ポート選択部２８２に与えられる。

【０２０８】出力ポート選択部２８２は、Ｈレジスタ参
照ビット結果信号２８８が「１」であればこのデータパ
ケットがプロセッサ−画像メモリ間の経路接続をテスト
するためのデータパケットであると判断し、このデータ
パケットを出力ポートＯＦを介して出力処理部１２８に
与える。Ｈレジスタ参照ビット結果信号２８８が「０」
の場合には出力ポート選択部２８２は、このデータパケ
ットが通常処理のためのデータパケットであると判断
し、出力ポートＯＥを介して本体処理部１２４（図１１
参照）に与える。

【０２０９】図１１〜図１３を参照して、この第３の実
施例のデータ駆動型プロセッサは次のように動作する。
動作には（１）ＰＥ♯レジスタ設定（２）通常処理
（３）Ｈレジスタ設定（４）経路接続の確認処理の４つ
があるが、このうち（１）ＰＥ♯レジスタ設定と（３）
Ｈレジスタ設定については、第１の実施例における動作
と同様であるので、ここではその詳しい説明は省略す
る。以下（２）通常処理と（４）経路接続の確認処理に
ついて順に説明する。

【０２１０】（２） 通常処理 通常処理の場合、図１１に示されるＨＢＩＤ端子１３２
からの信号１３４が「００」に設定されるのは、第１の
実施例の場合と同様である。

【０２１１】図５を参照して、データパケット１９０の
Ｈレジスタ参照ビット１９２には「０」が格納される。
命令コード６２、世代番号６４、第１のデータ６６、プ
ロセッサ番号６８にも、第１の実施例と同様に命令コー
ドと、世代番号と、演算対象のデータと、目的とするプ
ロセッサのプロセッサ番号とが格納される。

【０２１２】入力処理部１２０の動作は、第１の実施例
のそれと同様である。すなわち、このデータ駆動型プロ
セッサ２５０に割り当てられている、ＰＥ♯レジスタ９
０内のプロセッサ番号の値とデータパケット内のプロセ
ッサ番号６８（図５参照）とが一致すればデータパケッ
トは出力ＯＢ０に、一致しなければ出力ＯＡ０に出力さ
れる。

【０２１３】データパケットのプロセッサ番号６８とＰ
Ｅ♯レジスタ９０の内容とが一致した場合の処理は、第
１の実施例におけるものと同様である。したがってこれ
はそれについての詳細な説明は行なわない。

【０２１４】データパケットのプロセッサ番号６８とＰ
Ｅ♯レジスタ９０との値が一致しなかった場合、メモリ
送出選択部２５２は次のような処理を行なう。図１２を
参照して、Ｈレジスタ参照ビット識別部２６０は、与え
られるデータパケットのＨレジスタ参照ビットを参照し
て、それが「０」であればＨレジスタ参照ビット結果信
号２６４を「０」に、「１」であれば「１」にそれぞれ
設定する。Ｈレジスタ参照ビット識別部２６０はまた、
データパケットをデータパケット伝送路２６８を介して
出力ポート選択部２６２に与える。通常処理の場合には
Ｈレジスタ参照ビットは「０」である。したがってＨレ
ジスタ参照ビット結果信号２６４の値も「０」となる。

【０２１５】出力ポート選択部２６２は、Ｈレジスタ参
照ビット結果信号２６４が「０」であるため、データパ
ケットを出力ポートＯＥを介して出力処理部１２８に与
える。出力処理部１２８以下の処理は第１の実施例にお
けるものと同様である。

【０２１６】なお、ＰＥ♯レジスタ９０の内容とプロセ
ッサ番号６８とが一致してデータパケットが図１１に示
される本体処理部１２４に与えられた場合、画像メモリ
１２へのアクセスを行なうデータパケットが発生され、
画像メモリ部１２に与えられることがある。その場合に
は図１１の入力ポートＩＶを介して結果のデータパケッ
トがデータ駆動型プロセッサ２５０に返されてくる。こ
の場合、メモリパケットリルート部２５４は次のような
動作を行なう。

【０２１７】図１３を参照して、Ｈレジスタ参照ビット
識別部２８０は、入来データパケットのＨレジスタ参照
ビットを参照し、そのＨレジスタ参照ビット結果信号２
８８の値を定める。通常処理の場合にはこの値は「０」
となる。Ｈレジスタ参照ビット識別部２８０はまた、デ
ータパケット伝送路２８４から与えられるデータパケッ
トを出力ポート選択部２８２に与える。

【０２１８】出力ポート選択部２８２は、Ｈレジスタ参
照ビット結果信号２８８が「０」であるため、データパ
ケットを出力ポートＯＥを介して本体処理部１２４（図
１１）に与える。本体処理部１２４は、与えられたデー
タパケットを処理して分岐部１２６（図１１）に与え
る。以下の処理は第１の実施例における通常処理と同様
である。

【０２１９】（４） 経路接続の確認 第３の実施例のデータ駆動型プロセッサにおける経路接
続の確認は次のようにして行なわれる。確認のための手
順は図６に示されるものと同様である。

【０２２０】経路接続の確認時には、図１１のＨレジス
タ２５６には「１０」または「１１」のいずれか一方の
値が格納される。「１０」の場合には画像メモリへの経
路および画像メモリからの経路の経路接続の確認は行な
われない。「１１」の場合のみ、データ駆動型プロセッ
サ２５０と画像メモリ部との間の経路接続が行なわれ
る。データ駆動型プロセッサ２５０に与えられるデータ
パケットのＨレジスタ参照ビットには「１」が設定され
る。

【０２２１】図１１を参照して、入力処理部１２０は、
データパケットのＨレジスタ参照ビットが「１」である
ので、このデータパケットを出力ＯＡ０を介してメモリ
送出選択部２５２に与える。

【０２２２】図１２を参照して、Ｈレジスタ参照ビット
識別部２６０は、入来データパケットを出力ポート選択
部２６２に与える。Ｈレジスタ参照ビット識別部２６０
はまた、入来データパケットのＨレジスタ参照ビットを
参照し、それが「１」であるので、Ｈレジスタ参照ビッ
ト結果信号２６４を「１」に設定する。

【０２２３】出力ポート選択部２６２は、Ｈレジスタ２
５６に格納されている出力先情報の最上位ビットと、Ｈ
レジスタ参照ビット結果信号２６４との値に従い、表４
に従った動作を行なう。すなわち、Ｈレジスタの最上位
ビットが「１」であるので、出力ポートＯＦおよびＯＶ
を介してデータパケットを画像メモリ部１２に与える。

【０２２４】データパケットが画像メモリ部１２に与え
られた場合、このデータパケットに対する結果のデータ
パケットが図１１に示されるデータ駆動型プロセッサ２
５０の入力ポートＩＶに返される。このデータパケット
はメモリパケットリルート部２５４により次のように処
理される。

【０２２５】図１３を参照して、Ｈレジスタ参照ビット
識別部２８０は、入来データパケットのＨレジスタ参照
ビットが「１」であるので、Ｈレジスタ参照ビット結果
信号２８８を「１」とする。出力ポート選択部２８２
は、したがって、Ｈレジスタ参照ビット識別部２８０か
ら与えられるデータパケットを、出力ポートＯＦを介し
て出力処理部１２８に与える。なお、データパケットは
Ｈレジスタ参照ビット識別部２８０経由ではなく、直接
出力ポート選択部２８２に与えられてもよい。出力処理
部１２８は、Ｈレジスタ２５６の格納内容の下位１ビッ
トに従って出力ポートＯＡとＯＢとのいずれか一方を選
択してこのデータパケットを出力する。出力処理部１２
８の動作については第２表〜第５表に示される第１の実
施例と同様である。なお、この場合、Ｈレジスタの内容
のうち下位１ビットのみが参照されることに注意すべき
である。

【０２２６】したがってこの第３の実施例では、Ｈレジ
スタ２５６の上位１ビットに、画像メモリ部への経路お
よび画像メモリ部からの経路にデータパケットを送出す
るかどうかについての情報を格納しておき、下位１ビッ
トにはテスト用のデータパケットをいずれのポートに出
力するかを指定する情報を格納しておく。これにより、
Ｈレジスタ参照ビットに「１」を格納したデータパケッ
トをデータ駆動型プロセッサに与えることにより、画像
メモリ部への経路および画像メモリ部からの経路を含む
所望の経路の経路接続を確認することができる。

【０２２７】なお、ＨＢＩＤ端子１３２から与えられる
ＨＢＩＤ信号１３４の値によりデータ駆動型プロセッサ
２５０がどのように動作するかについては、第１の実施
例と同様であるので、ここではその説明は省略する。

【０２２８】図１７に、この第３の実施例を用いて図２
１に示されるようなネットワークシステムを組んだ場合
の、テスト経路の例を示す。

【０２２９】図１４は、プロセッサＰＥ♯０およびＰＥ
♯２を通過してデータパケットを伝送する場合のテスト
経路である。プロセッサＰＥ♯０のＨレジスタの内容は
「１１」、プロセッサＰＥ♯２のＨレジスタの内容は
「１０」に予め設定されている。ともにＨレジスタの最
上位ビットは「１」である。データパケットのうちＨレ
ジスタ参照ビットを「１」としてホストコンピュータか
らプロセッサＰＥ♯０の入力ポートＩＡに投入すること
により、結果的にホスト→プロセッサＰＥ♯０→プロ
セッサＰＥ♯２→ホスト間の伝送経路と、各々のプロ
セッサと、各プロセッサに付属している画像メモリ部と
の間の接続確認、とを、入力データパケットの他の部分
のビットパターンとは無関係に、かつ容易に行なうこと
ができる。ただし、データパケットが実際に通る経路
は、ホスト→プロセッサＰＥ♯０→プロセッサＰＥ♯０
に付属している画像メモリ部→プロセッサＰＥ♯０→プ
ロセッサＰＥ♯２→プロセッサＰＥ♯２に付属している
画像メモリ部→プロセッサＰＥ♯２→ホストコンピュー
タの順となる。

【０２３０】また図１５に示される例の場合には、プロ
セッサＰＥ♯１、ＰＥ♯３をＨレジスタにそれぞれ「１
１」「１１」を格納しておくことにより形成されるテス
ト経路である。この経路によりホストコンピュータ、プ
ロセッサＰＥ♯１、プロセッサＰＥ♯３、ホストコンピ
ュータという伝送経路を、各プロセッサとそのプロセッ
サに付属している画像メモリ部との間の伝送経路を含ん
でその接続を確認できる。

【０２３１】図１６に示される例では、プロセッサＰＥ
♯０、ＰＥ♯１、ＰＥ♯２、ＰＥ♯３のＨレジスタのす
べてに「１０」を予め格納することにより形成されるデ
ータパケットの伝送路である。この場合データパケット
は、ＰＥ♯０、ＰＥ♯３、ＰＥ♯１、ＰＥ♯２という経
路を経てホストコンピュータからホストコンピュータに
伝送される。また各プロセッサと画像メモリ部との間の
経路接続も併せて確認できる。

【０２３２】図１７は、プロセッサＰＥ♯０、ＰＥ♯
１、ＰＥ♯２、ＰＥ♯３のＨレジスタにそれぞれ「１
０」「１０」「１１」「１１」を予め格納した場合のテ
スト経路を示す。このテスト経路では、ＰＥ♯１の入力
ポートＩＶにデータパケットを投入することにより、プ
ロセッサＰＥ♯１、ＰＥ♯２、ＰＥ♯０、ＰＥ♯３、ホ
ストコンピュータ、の順序でデータパケットが伝送され
る。各プロセッサにおいては、そのプロセッサに付属す
る画像メモリ部にデータパケットが出力され、その画像
メモリ部からもう一度そのプロセッサにデータパケット
が返された後、次のプロセッサに出力される。したがっ
て各プロセッサ間の伝送経路とともに、各プロセッサと
そのプロセッサに付属する画像メモリ部との間の経路接
続も併せて確認できる。

【０２３３】図１４〜図１７のように４通りのテスト経
路を設定することにより、図２１に示されるような構成
のシステムのすべての伝送経路の接続の確認を行なうこ
とができる。しかもこの場合、データパケットのうちＨ
レジスタ参照ビット以外の部分とは無関係にデータパケ
ットの伝送経路を指定できる。特に命令コードとは無関
係に経路が指定でき、しかもデータパケットの内容に変
更が生ずることはない。したがって、従来の手法では確
認することが不可能であったり、困難であった経路の接
続の確認を容易に行なうことができる。

【０２３４】

【発明の効果】以上のように請求項１に記載のデータ駆
動型プロセッサにおいては、経路確認フラグとして通常
時を示す値をデータパケットに含ませておくことで、そ
のデータパケットの行き先情報にしたがって選択される
出力ポートにそのデータパケットを出力できる。一方
で、経路確認テスト時のデータパケットを出力する出力
ポートを指定する出力先情報を予め出力先情報記憶手段
に格納し、経路確認フラグとしてテスト時を示す値をデ
ータパケットに含ませておくことで、データパケットの
他の内容と関係なく、出力先情報にしたがって所望の出
力ポートに選択的にそのデータパケットを出力できる。
したがって、任意のビットパターンのデータパケットを
用いて、データ駆動型プロセッサの経路接続の確認を行
うことができる。その結果、データ駆動型情報処理装置
における経路接続を、通常処理のためにデータパケット
の内容に課される制約とは無関係に容易に確認できるデ
ータ駆動型プロセッサを提供できる。

【０２３５】請求項２に記載のデータ駆動型プロセッサ
においては、テスト用の入来データパケットは出力処理
手段に直接与えられる。通常のデータパケットはデータ
パケット処理手段に与えられて処理され、結果のデータ
パケットが出力処理手段に与えられる。出力処理手段
は、入来データパケットの経路確認フラグがテストを示
すものであれば出力先情報を参照して、入来データパケ
ットの経路フラグが通常動作を示すものであれば行先情
報を参照して、出力ポートのいずれか一つを選択する。
したがって、請求項１に記載のデータ駆動型プロセッサ
の効果に加え、通常のデータパケットに対しては通常の
処理が行えるという効果がある。その結果、従来と同様
に通常処理を行うことができるとともに、データ駆動型
情報処理装置における経路接続を、通常処理のためにデ
ータパケットの内容に課される制約とは無関係に容易に
確認できるデータ駆動型情報処理装置を提供できる。

【０２３６】請求項３に記載のデータ駆動型プロセッサ
においては、入来データパケットに含まれる経路確認フ
ラグと行先情報とに基づいて、入来データパケットが第
１および第２の出力のいずれか一方に選択的に出力され
る。したがって、請求項１に記載のデータ駆動型プロセ
ッサの効果に加え、二つの経路のいずれかを選択してそ
の経路にデータパケットを出力させることができるとい
う効果がある。その結果、出力経路が二つに分岐するよ
うな接続が行われるデータ駆動型情報処理装置における
経路接続を、通常処理のためにデータパケットの内容に
課される制約とは無関係に容易に確認できるデータ駆動
型情報処理装置を提供できる。

【０２３７】請求項４に記載のデータ駆動型プロセッサ
においては、第１の入力処理手段と第１の出力処理手段
とにより、データパケットの他の部分の値に関係無く経
路確認フラグのみにしたがってデータパケットを所定の
記憶装置に与えることができる。また所定の記憶装置か
らのデータパケットは、第２の入力手段と第２の出力手
段とによりその内容に関係無く経路確認フラグのみにし
たがって出力ポートを介して他のプロセッサに与えられ
る。したがって、請求項３に記載のデータ駆動型プロセ
ッサの効果に加え、このデータ駆動型プロセッサに接続
された所定の記憶装置との間の経路の接続も、任意の命
令コードのビットパターンを用いて確認することができ
るという効果がある。その結果、出力経路が二つに分岐
するような接続が行われ、かつ所定の記憶装置を含むデ
ータ駆動型情報処理装置における経路接続を、通常処理
のためにデータパケットの内容に課される制約とは無関
係に容易に確認できるデータ駆動型情報処理装置を提供
できる。

【０２３８】請求項５に記載のデータ駆動型プロセッサ
においては、複数個の他のデータ駆動型プロセッサまた
は記憶装置のどの１つから与えられるデータパケットで
も、その他のビットパターンに関係無く経路確認フラグ
のみに基づいて、出力先情報により定められる任意の経
路に出力できる。したがって、請求項４に記載のデータ
駆動型プロセッサの効果に加え、２つ以上の経路が合流
するような接続を与える接続経路の任意の経路の接続
を、データパケットの命令コードのビットパターンに関
係無く確認できるという効果がある。その結果、２つの
伝送路が１つに合流するような接続が行われ、かつ画像
記憶装置のような所定の記憶装置を含むデータ駆動型情
報処理装置における経路接続を、通常処理のためにデー
タパケットの内容に課される制約とは無関係に容易に確
認できるデータ駆動型情報処理装置を提供できる。

【０２３９】請求項６に記載のデータ駆動型プロセッサ
においては、命令コードのビットパターンに関係無く経
路確認フラグのみに基づいて、出力先情報により定めら
れる複数個の他のデータ駆動型プロセッサまたは記憶装
置のどの１つへもデータパケットを出力できる。したが
って請求項３から５に記載のデータ駆動型プロセッサの
効果に加え、経路が途中で２つ以上の経路に分岐するよ
うな接続を与える接続経路の任意の経路の接続を、デー
タパケットの命令コードのビットパターンに関係無く確
認できるという効果がある。その結果、伝送路が２つ以
上の伝送路に分岐するような接続が行われ、かつ画像記
憶装置のような所定の記憶装置を含むデータ駆動型情報
処理装置における経路接続を、通常処理のためにデータ
パケットの内容に課される制約とは無関係に容易に確認
できるデータ駆動型情報処理装置を提供できる。

【０２４０】請求項７に記載のデータ駆動型情報処理装
置においては、経路確認フラグとして通常時を示す値を
データパケットに含ませておくことで、そのデータパケ
ットの行き先情報にしたがって選択される出力ポートに
そのデータパケットを出力できる。一方で、経路確認テ
スト時のデータパケットを出力する出力ポートを指定す
る出力先情報を予め出力先情報記憶手段に格納し、経路
確認フラグとしてテスト時を示す値をデータパケットに
含ませておくことで、データパケットの命令コードの内
容と関係なく、出力先情報にしたがって所望の出力ポー
トに選択的にそのデータパケットを出力できる。したが
って、任意のビットパターンのデータパケットを用い
て、任意のデータ伝送路の接続の確認を行うことができ
る。その結果、複数個のデータ駆動型プロセッサを含
み、かつ通常処理のためにデータパケットの内容に課さ
れる制約とは無関係に容易にプロセッサ間の経路接続を
確認できるデータ駆動型情報処理装置を提供できる。

【０２４１】請求項８に記載のデータ駆動型プロセッサ
においては、請求項７記載のデータ駆動型情報処理装置
の効果に加え、接続手段により、複数個のデータ駆動型
プロセッサまたは記憶装置の任意の１つから他の任意の
１つまでの、任意のデータ伝送路の接続を確認できる。
その結果、複数個のデータ駆動型プロセッサおよび画像
記憶装置のような複数個の記憶装置を含み、かつ通常処
理のためにデータパケットの内容に課される制約とは無
関係に容易にプロセッサおよび記憶装置間の任意の経路
接続を確認できるデータ駆動型情報処理装置を提供でき
る。

【０２４２】請求項９に記載の方法においては、経路設
定ステップとデータパケット投入ステップと確認ステッ
プとを一回行うことで、データパケットのビットパター
ンと無関係に複数個のデータ駆動型プロセッサを接続す
る所望の１つの伝送経路の接続を確認できる。こられの
ステップを、伝送経路を変化させて繰返して行なうこと
で、複数個のデータ駆動型プロセッサ相互の間のデータ
伝送路のあらゆる組合せに対して、その接続を確認でき
る。その結果、複数個のデータ駆動型プロセッサを含む
データ駆動型情報処理装置において、通常処理のために
データパケットの内容に課される制約とは無関係に容易
にプロセッサ間の経路接続を確認できる方法を提供でき
る。

【０２４３】請求項１０に記載の方法においては、経路
設定ステップとデータパケット投入ステップと確認ステ
ップとを一回行うことで、データパケットのビットパタ
ーンと無関係に、複数個のデータ駆動型プロセッサおよ
び複数個の記憶装置を接続する所望の１つの伝送経路の
接続を確認できる。こられのステップを、伝送経路を変
化させて繰返して行なうことで、複数個のデータ駆動型
プロセッサおよび複数個の記憶装置相互の間のデータ伝
送路のあらゆる組合せに対して、その接続を確認でき
る。その結果、複数個のデータ駆動型プロセッサおよび
画像記憶装置のような複数個の記憶装置を含むデータ駆
動型情報処理装置において、通常処理のためにデータパ
ケットの内容に課される制約とは無関係に容易にプロセ
ッサおよび記憶装置間の任意の経路接続を確認できる方
法を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の映像処理向きデータ駆
動型プロセッサのブロック構成図である。

【図２】入力処理部のブロック構成図である。

【図３】出力処理部のブロック構成図である。

【図４】本発明の第１の実施例における、データ駆動型
プロセッサからメモリインタフェース装置への入力デー
タパケットのフィールド構成を示す図である。

【図５】本発明の第１の実施例におけるデータ駆動型プ
ロセッサの入出力データパケット、および、メモリイン
タフェース装置からデータ駆動型プロセッサへの入力デ
ータパケットのフィールド構成を示す図である。

【図６】本発明の第１の実施例における経路接続の確認
方法の手順を示すフロー図である。

【図７】データプロセッサ間の接続経路の例を示す模式
図である。

【図８】本発明の第２の実施例の映像処理向きデータ駆
動型プロセッサのブロック図である。

【図９】第２の実施例の入力前処理部のブロック図であ
る。

【図１０】第２の実施例の出力後処理部のブロック図で
ある。

【図１１】本発明の第３の実施例に係る映像処理向きデ
ータ駆動型プロセッサのブロック図である。

【図１２】第３の実施例のメモリ送出選択部のブロック
図である。

【図１３】第３の実施例のメモリパケットリルート部の
ブロック図である。

【図１４】第３の実施例の映像処理向きデータ駆動型プ
ロセッサを４台含むシステムにおけるプロセッサの接続
構造の一例を示す図である。

【図１５】図１４に示されるシステムの、他のプロセッ
サの接続構造の例を示す図である。

【図１６】図１４に示されるシステムの、他のプロセッ
サの接続構造の例を示す図である。

【図１７】図１４に示されるシステムの、他のプロセッ
サの接続構造の例を示す図である。

【図１８】従来の映像処理向きデータ駆動型情報処理装
置のシステム構成を示す図である。

【図１９】従来のデータ駆動型情報処理装置における、
データ駆動型プロセッサからメモリインタフェース装置
への入力データパケットのフィールド構成を示す図であ
る。

【図２０】従来の装置における、プロセッサの入出力デ
ータパケット、およびメモリインタフェース装置からプ
ロセッサへの入力データパケットのフィールド構成を示
す図である。

【図２１】４台の映像処理向きデータ駆動型プロセッサ
を用いてシステムを構成した場合のプロセッサの接続構
造の例を示す図である。

【図２２】従来の映像処理向きデータ駆動型プロセッサ
のブロック構成図である。

【図２３】従来の経路テスト用のプログラムの簡単な例
である。

【図２４】従来の経路テスト用のプログラムの簡単な例
である。

【符号の説明】

１１０，２５０ 映像処理向きデータ駆動型プロセッサ １２０ 入力処理部 １２８ 出力処理部 １３０ Ｈレジスタ １８２、１９２ Ｈレジスタ参照ビット ２００ 入力前処理部 ２０２ 出力後処理部 ２０４，２５６ Ｈレジスタ ２５２ メモリ送出選択部 ２５４ メモリパケットリルート部

フロントページの続き (72)発明者 小野崎 学 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 松浦 康弘 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力ポートおよび出力ポートと、 経路確認テスト時のデータパケットを出力する出力ポー
   トを指定する出力先情報を格納するための出力先情報記
   憶手段と、 前記入力ポートに接続された入力を有し、入来データパ
   ケットに含まれる経路確認フラグおよび行先情報と、前
   記出力先情報とに基づいて、入来データパケットを前記
   出力ポートに選択的に出力するための選択的出力手段と
   を含む、データ駆動型プロセッサ。
2. 【請求項２】 複数個の前記出力ポートを含み、 前記選択的出力手段は、 前記入力ポートに接続された入力と、第１および第２の
   出力とを有し、入来データパケットに含まれる経路確認
   フラグおよび行先情報に基づいて、入来データパケット
   を前記第１および第２の出力のいずれか一方に選択的に
   出力するための入力処理手段と、 前記入力処理手段の前記第１の出力に接続された入力を
   有し、与えられるデータパケットに含まれる情報に従っ
   た処理をし、出力ポートを指定するための情報を含む出
   力データパケットを必要に応じて生成するためのデータ
   パケット処理手段と、 前記データパケット処理手段の出力と前記入力処理手段
   の前記第２の出力とにそれぞれ接続される２つの入力
   と、前記複数個の出力ポートにそれぞれ接続される複数
   個の出力とを有し、かつ前記出力先情報記憶手段に接続
   され、入来データパケットの経路確認フラグの値に従っ
   て、前記出力先情報と、入来データパケットに含まれる
   行先情報とのいずれか一方を選択的に参照して、前記複
   数個の出力ポートのいずれか一つを選択してデータパケ
   ットを出力するための出力処理手段とを含む、請求項１
   に記載のデータ駆動型プロセッサ。
3. 【請求項３】 第１の前記入力ポートおよび第２の前記
   入力ポートを含み、 前記入力処理手段は、 前記第１および第２の入力ポートにそれぞれ接続された
   二つの入力を有し、入来データパケットに含まれる経路
   確認フラグと行先情報とに基づいて、入来データパケッ
   トを前記第１および第２の出力のいずれか一方に選択的
   に出力するための手段を含む、請求項１に記載のデータ
   駆動型プロセッサ。
4. 【請求項４】 第１の前記入力ポートおよび、所定の記
   憶装置の出力に接続される第２の前記入力ポートと、 第１の前記出力ポートおよび、前記所定の記憶装置の入
   力に接続される第２の前記出力ポートとを含み、 前記選択的出力手段は、 前記第１の入力ポートに接続された入力と、第１および
   第２の出力とを有し、入来データパケットに含まれる経
   路確認フラグと行先情報とに基づいて、入来データパケ
   ットを前記第１および第２の出力のいずれか一方に選択
   的に出力するための第１の入力処理手段と、 前記第２の入力ポートに接続された入力と、第１および
   第２の出力とを有し、入来データパケットに含まれる経
   路確認フラグに基づいて、入来データパケットを前記第
   １および第２の出力のいずれか一方に選択的に出力する
   ための第２の入力処理手段と、 前記第１の入力処理手段の前記第１の出力と前記第２の
   入力処理手段の前記第１の出力とにそれぞれ接続された
   二つの入力と、前記第２の出力ポートに接続される第１
   の出力と、第２の出力とを有し、入来データパケットに
   含まれる情報に従った処理をし、行先情報を含む出力デ
   ータパケットを必要に応じて生成して前記第１の出力又
   は前記第２の出力に選択的に出力するためのデータパケ
   ット処理手段と、 前記第１の入力処理手段の前記第２の出力に接続される
   入力と、前記第２の出力ポートに接続される第１の出力
   と、第２の出力とを有し、かつ前記出力先情報記憶手段
   に接続され、入来データパケットの経路確認フラグの値
   と前記出力先情報とにしたがって、前記第１の出力また
   は前記第２の出力に選択的にデータパケットを出力する
   ための第１の出力処理手段と、 前記データパケット処理手段の前記第２の出力および前
   記第２の入力処理手段の前記第２の出力に共通に接続さ
   れる第１の入力と、前記第１の出力処理手段の前記第２
   の出力に接続される第２の入力と、前記第１および第２
   の出力ポートにそれぞれ接続される２つの出力とを有
   し、かつ前記出力先情報記憶手段に接続され、入来デー
   タパケットの経路確認フラグと、前記出力先情報とを参
   照して、前記第１および第２の出力ポートのいずれか一
   方を選択してデータパケットを出力するための第２の出
   力処理手段とを含む、請求項３に記載のデータ駆動型プ
   ロセッサ。
5. 【請求項５】 複数個の前記第１の入力ポートを含む、
   請求項４記載のデータ駆動型プロセッサ。
6. 【請求項６】 複数個の前記第１の出力ポートを含む、
   請求項３から５のいずれかに記載のデータ駆動型プロセ
   ッサ。
7. 【請求項７】 複数個のデータ駆動型プロセッサと、 前記複数個のデータ駆動型プロセッサを相互に接続する
   ための接続手段とを含み、 前記複数個のデータ駆動型プロセッサの各々は、 入力ポートおよび出力ポートと、 経路確認テスト時のデータパケットを出力する出力ポー
   トを指定する出力先情報を格納するための出力先情報記
   憶手段と、 前記入力ポートに接続された入力を有し、入来データパ
   ケットに含まれる経路確認フラグおよび行先情報と、前
   記出力先情報とに基づいて、入来データパケットを前記
   出力ポートに選択的に出力するための選択的出力手段と
   を含み、 前記接続手段は、前記複数個のデータ駆動型プロセッサ
   の任意の１つから、他の任意の１つまでのデータ伝送経
   路が、間接的にせよ直接的にせよ、少なくとも一つ存在
   するように、それぞれ前記複数個のデータ駆動型プロセ
   ッサの前記入力ポートと、他の前記データ駆動型プロセ
   ッサの前記出力ポートとを相互に接続するための複数の
   データ伝送路を含む、データ駆動型情報処理装置。
8. 【請求項８】 複数個の記憶装置をさらに含み、 前記接続手段は、前記複数個のデータ駆動型プロセッサ
   と前記複数個の記憶装置とをそれぞれ接続するための複
   数のデータ伝送路をさらに含む、請求項７記載のデータ
   駆動型情報処理装置。
9. 【請求項９】 請求項７に記載のデータ駆動型情報処理
   装置において、前記複数個のデータ駆動型プロセッサの
   経路接続を確認するための方法であって、 前記方法は、 前記複数個のデータ駆動型プロセッサの前記出力先情報
   記憶手段に、所望の伝送経路を与える出力先情報をそれ
   ぞれ設定する経路設定ステップと、 前記所望の伝送経路における先頭の前記データ駆動型プ
   ロセッサの前記入力ポートに、前記経路確認フラグとし
   て経路確認テスト時を示す値を設定したデータパケット
   を与えるデータパケット投入ステップと、 前記所望の伝送経路における最後の前記データ駆動型プ
   ロセッサの出力ポートに、与えられたデータパケットに
   正しく対応するデータパケットが出力されたか否かを確
   認する確認ステップと、 前記経路設定ステップと前記データパケット投入ステッ
   プと前記確認ステップとを、前記所望の伝送経路を変化
   させて繰返して行なうステップとを含む、データ駆動型
   情報処理装置の経路接続を確認するための方法。
10. 【請求項１０】 請求項８に記載のデータ駆動型情報処
    理装置において、前記複数個のデータ駆動型プロセッサ
    と前記複数個の記憶装置との経路接続を確認するための
    方法であって、 前記方法は、 前記複数個のデータ駆動型プロセッサの前記出力先情報
    記憶手段に、前記複数個の記憶装置の少なくとも１つを
    経由する所望の伝送経路を与える出力先情報をそれぞれ
    設定する経路設定ステップと、 前記所望の伝送経路における先頭の前記データ駆動型プ
    ロセッサの前記入力ポートに、前記経路確認フラグとし
    て経路確認テスト時を示す値を設定したデータパケット
    を与えるデータパケット投入ステップと、 前記所望の伝送経路における最後の前記データ駆動型プ
    ロセッサの出力ポートに、与えられたデータパケットに
    正しく対応するデータパケットが出力されたか否かを確
    認する確認ステップと、 前記経路設定ステップと前記データパケット投入ステッ
    プと前記確認ステップとを、前記所望の伝送経路を変化
    させて繰返して行なうステップとを含む、データ駆動型
    情報処理装置の経路接続を確認するための方法。