JPH07105452B2 - 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 - Google Patents
薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法Info
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- JPH07105452B2 JPH07105452B2 JP63274444A JP27444488A JPH07105452B2 JP H07105452 B2 JPH07105452 B2 JP H07105452B2 JP 63274444 A JP63274444 A JP 63274444A JP 27444488 A JP27444488 A JP 27444488A JP H07105452 B2 JPH07105452 B2 JP H07105452B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜E2PROMおよびその製造方法に関するもので
ある。
ある。
最近、E2PROMとして、メモリ用トランジスタとこのメモ
リ用トランジスタを選択する選択用トランジスタとを薄
膜トランジスタで構成した薄膜E2PROMが考えられてい
る。
リ用トランジスタを選択する選択用トランジスタとを薄
膜トランジスタで構成した薄膜E2PROMが考えられてい
る。
第３図は従来の薄膜E2PROMを示したもので、この薄膜E2
PROMは、ガラス等からなる絶縁基板１の上に、メモリ用
薄膜トランジスタT1と選択用薄膜トランジスタT2とを形
成した構成となっている。なお、薄膜トランジスタに
は、スタガー型、逆スタガー型、コプラナー型、逆コプ
ラナー型のものがあるが、第３図ではメモリ用および選
択用薄膜トランジスタT1,T2を逆スタガー型薄膜トラン
ジスタとした薄膜E2PROMを示している。この薄膜E2PROM
は、基板１上にまずメモリ用薄膜トランジスタT1を形成
し、次いでこの基板１上に選択用薄膜トランジスタT2を
形成する方法で製造されたもので、メモリ用薄膜トラン
ジスタT1は、基板１上に形成されたゲート電極G1と、こ
のゲート電極G1の上に基板全面にわたって形成されたヒ
ステリシス性をもつSiNからなるゲート絶縁膜２と、こ
のゲート絶縁膜２の上に前記ゲート電極G1に対向させて
形成されたｉ−ａ−Si半導体層３と、この半導体層３の
上にn+−ａ−Siコンタクト層４を介して形成されたソー
ス，ドレイン電極S1,D1とからなっている。また、選択
用薄膜トランジスタT2は、前記メモリ用薄膜トランジス
タT1のゲート絶縁膜２上に形成されたゲート電極G2と、
このゲート電極G2の上に基板全面にわたって形成された
ヒステリシス性の無いSiNからなるゲート絶縁膜５と、
このゲート絶縁膜５の上に前記ゲート電極G2に対向させ
て形成されたｉ−ａ−Ｓ半導体層６と、この半導体層６
の上にn+−ａ−Siコンタクト層７を介して形成されたソ
ース，ドレイン電極S2,D2とからなっており、この選択
用薄膜トランジスタT2のソース電極S2はメモリ用薄膜ト
ランジスタT1のドレイン電極D1に接続配線８を介して接
続されている。なお、メモリ用薄膜トランジスタT1のチ
ャンネル部はSiNからなる保護膜９で覆われており、ま
た選択用薄膜トランジスタT2のゲート絶縁膜５は、メモ
リ用薄膜トランジスタT1上に重なる部分をエッチング除
去した形状とされている。10はメモリ用薄膜トランジス
タT1および選択用薄膜トランジスタT2を覆うSiNからな
る上部保護膜である。
PROMは、ガラス等からなる絶縁基板１の上に、メモリ用
薄膜トランジスタT1と選択用薄膜トランジスタT2とを形
成した構成となっている。なお、薄膜トランジスタに
は、スタガー型、逆スタガー型、コプラナー型、逆コプ
ラナー型のものがあるが、第３図ではメモリ用および選
択用薄膜トランジスタT1,T2を逆スタガー型薄膜トラン
ジスタとした薄膜E2PROMを示している。この薄膜E2PROM
は、基板１上にまずメモリ用薄膜トランジスタT1を形成
し、次いでこの基板１上に選択用薄膜トランジスタT2を
形成する方法で製造されたもので、メモリ用薄膜トラン
ジスタT1は、基板１上に形成されたゲート電極G1と、こ
のゲート電極G1の上に基板全面にわたって形成されたヒ
ステリシス性をもつSiNからなるゲート絶縁膜２と、こ
のゲート絶縁膜２の上に前記ゲート電極G1に対向させて
形成されたｉ−ａ−Si半導体層３と、この半導体層３の
上にn+−ａ−Siコンタクト層４を介して形成されたソー
ス，ドレイン電極S1,D1とからなっている。また、選択
用薄膜トランジスタT2は、前記メモリ用薄膜トランジス
タT1のゲート絶縁膜２上に形成されたゲート電極G2と、
このゲート電極G2の上に基板全面にわたって形成された
ヒステリシス性の無いSiNからなるゲート絶縁膜５と、
このゲート絶縁膜５の上に前記ゲート電極G2に対向させ
て形成されたｉ−ａ−Ｓ半導体層６と、この半導体層６
の上にn+−ａ−Siコンタクト層７を介して形成されたソ
ース，ドレイン電極S2,D2とからなっており、この選択
用薄膜トランジスタT2のソース電極S2はメモリ用薄膜ト
ランジスタT1のドレイン電極D1に接続配線８を介して接
続されている。なお、メモリ用薄膜トランジスタT1のチ
ャンネル部はSiNからなる保護膜９で覆われており、ま
た選択用薄膜トランジスタT2のゲート絶縁膜５は、メモ
リ用薄膜トランジスタT1上に重なる部分をエッチング除
去した形状とされている。10はメモリ用薄膜トランジス
タT1および選択用薄膜トランジスタT2を覆うSiNからな
る上部保護膜である。
しかしながら、上記従来の薄膜E2PROMは、メモリ用薄膜
トランジスタT1と選択用薄膜トランジスタT2とを別工程
で形成したものであるため、この薄膜E2PROMはその製造
に多くの工程数を要するという問題をもっていた。
トランジスタT1と選択用薄膜トランジスタT2とを別工程
で形成したものであるため、この薄膜E2PROMはその製造
に多くの工程数を要するという問題をもっていた。
このようにメモリ用薄膜トランジスタT1と選択用薄膜ト
ランジスタT2とを別工程で形成しているのは、メモリ用
薄膜トランジスタT1のゲート絶縁膜２はメモリ効果をも
たせるためにヒステリシス性を有するものとする必要が
あり、選択用薄膜トランジスタT2のゲート絶縁膜５はヒ
ステリシス性の無いものとする必要があるためである。
ランジスタT2とを別工程で形成しているのは、メモリ用
薄膜トランジスタT1のゲート絶縁膜２はメモリ効果をも
たせるためにヒステリシス性を有するものとする必要が
あり、選択用薄膜トランジスタT2のゲート絶縁膜５はヒ
ステリシス性の無いものとする必要があるためである。
このため、従来は、基板１上にまずメモリ用薄膜トラン
ジスタT1を形成し、この後選択用薄膜トランジスタT2を
形成しているが、このようにメモリ用薄膜トランジスタ
T1と選択用薄膜トランジスタT2とを別工程で形成するの
では、ゲート電極となる金属膜の膜付けとそのパターニ
ング、ゲート絶縁膜となるSiN膜の膜付け、半導体層お
よびコンタクト層となるｉ−ａ−Si膜およびn+−ａ−Si
膜の膜付けとそのパターニング、ソース，ドレイン電極
となる金属膜の膜付けとそのパターニングおよびチャン
ネル部のコンタクト層の除去を行なってメモリ用薄膜ト
ランジスタT1を形成し、さらに上記工程を繰り返して選
択用薄膜トランジスタT2を形成しなければならないか
ら、上記従来の薄膜E2PROMはその製造に多くの工程数を
要していた。また、この薄膜E2PROMでは、選択用薄膜ト
ランジスタT2をメモリ用薄膜トランジスタT1のゲート絶
縁膜２上に形成しているため、選択用薄膜トランジスタ
T2がメモリ用薄膜トランジスタT1よりも上方に突出し
て、E2PROM全体の厚さが厚くなってしまうという問題も
もっていた。
ジスタT1を形成し、この後選択用薄膜トランジスタT2を
形成しているが、このようにメモリ用薄膜トランジスタ
T1と選択用薄膜トランジスタT2とを別工程で形成するの
では、ゲート電極となる金属膜の膜付けとそのパターニ
ング、ゲート絶縁膜となるSiN膜の膜付け、半導体層お
よびコンタクト層となるｉ−ａ−Si膜およびn+−ａ−Si
膜の膜付けとそのパターニング、ソース，ドレイン電極
となる金属膜の膜付けとそのパターニングおよびチャン
ネル部のコンタクト層の除去を行なってメモリ用薄膜ト
ランジスタT1を形成し、さらに上記工程を繰り返して選
択用薄膜トランジスタT2を形成しなければならないか
ら、上記従来の薄膜E2PROMはその製造に多くの工程数を
要していた。また、この薄膜E2PROMでは、選択用薄膜ト
ランジスタT2をメモリ用薄膜トランジスタT1のゲート絶
縁膜２上に形成しているため、選択用薄膜トランジスタ
T2がメモリ用薄膜トランジスタT1よりも上方に突出し
て、E2PROM全体の厚さが厚くなってしまうという問題も
もっていた。
本発明では上記のような実情にかんがみてなされたもの
であって、その目的とするところは、少ない工程数で能
率よく製造できるとともに、全体の厚さも薄くすること
ができる薄膜E2PROMおよひその製造方法を提供すること
にある。
であって、その目的とするところは、少ない工程数で能
率よく製造できるとともに、全体の厚さも薄くすること
ができる薄膜E2PROMおよひその製造方法を提供すること
にある。
本発明の薄膜E2PROMは、上記目的を達成するために、メ
モリ用薄膜トランジスタと選択用薄膜トランジスタのゲ
ート絶縁膜を共通の絶縁膜とし、かつこのゲート絶縁膜
はヒステリシス性をもつSiN膜で形成するとともに、こ
のSiN膜の前記メモリ用薄膜トランジスタ部分を除く領
域を、ヒステリシス性を無くした非ヒステリシス性部と
したものである。
モリ用薄膜トランジスタと選択用薄膜トランジスタのゲ
ート絶縁膜を共通の絶縁膜とし、かつこのゲート絶縁膜
はヒステリシス性をもつSiN膜で形成するとともに、こ
のSiN膜の前記メモリ用薄膜トランジスタ部分を除く領
域を、ヒステリシス性を無くした非ヒステリシス性部と
したものである。
また本発明の薄膜E2PROMの製造方法は、メモリ用薄膜ト
ランジスタと前記選択用薄膜トランジスタのゲート電極
を同時に形成する工程と、前記メモリ用薄膜トランジス
タと前記選択用薄膜トランジスタの形成領域にわたって
ヒステリシス性をもつSiN膜からなる共通のゲート絶縁
膜を形成する工程と、このゲート絶縁膜のメモリ用薄膜
トランジスタ部分を除く領域のヒステリシス性を無くし
て非ヒステリシス性部とする工程と、前記メモリ用薄膜
トランジスタと前記選択用薄膜トランジスタの半導体層
を同時に形成する工程と、前記メモリ用薄膜トランジス
タと前記選択用薄膜トランジスタのソース，ドレイン電
極を同時に形成する工程とからなるものである。
ランジスタと前記選択用薄膜トランジスタのゲート電極
を同時に形成する工程と、前記メモリ用薄膜トランジス
タと前記選択用薄膜トランジスタの形成領域にわたって
ヒステリシス性をもつSiN膜からなる共通のゲート絶縁
膜を形成する工程と、このゲート絶縁膜のメモリ用薄膜
トランジスタ部分を除く領域のヒステリシス性を無くし
て非ヒステリシス性部とする工程と、前記メモリ用薄膜
トランジスタと前記選択用薄膜トランジスタの半導体層
を同時に形成する工程と、前記メモリ用薄膜トランジス
タと前記選択用薄膜トランジスタのソース，ドレイン電
極を同時に形成する工程とからなるものである。
すなわち、本発明の薄膜E2PROMは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタのゲート絶縁膜を同じ
絶縁膜で兼用したものであり、このようにメモリ用薄膜
トランジスタと選択用薄膜トランジスタのゲート絶縁膜
を共通の絶縁膜としても、このゲート絶縁膜をヒステリ
シス性をもつSiN膜で形成するとともに、このSiN膜のメ
モリ用薄膜トランジスタ部分を除く領域を酸化または窒
化によりヒステリシス性を無くした非ヒステリシス性部
とすれば、メモリ用薄膜トランジスタ部分のゲート絶縁
膜はヒステリシス性をもち、選択用薄膜トランジスタ部
分のゲート絶縁膜はヒステリシス性をもたないから、メ
モリ用薄膜トランジスタと選択用薄膜トランジスタとに
それぞれ所期の機能をもたせることができる。そして、
この薄膜E2PROMでは、メモリ用薄膜トランジスタと選択
用薄膜トランジスタのゲート絶縁膜を共通の絶縁膜とし
ているから、メモリ用薄膜トランジスタと選択用薄膜ト
ランジスタとを同時に形成することが可能であり、した
がってこの薄膜E2PROMは少ない工程数で能率よく製造で
きるし、またヒステリシス性の無いゲート絶縁膜とヒス
テリシス性をもつゲート絶縁膜とを２層に形成している
従来の薄膜E2PROMに比べて全体の厚さも薄くすることが
できる。
ジスタと選択用薄膜トランジスタのゲート絶縁膜を同じ
絶縁膜で兼用したものであり、このようにメモリ用薄膜
トランジスタと選択用薄膜トランジスタのゲート絶縁膜
を共通の絶縁膜としても、このゲート絶縁膜をヒステリ
シス性をもつSiN膜で形成するとともに、このSiN膜のメ
モリ用薄膜トランジスタ部分を除く領域を酸化または窒
化によりヒステリシス性を無くした非ヒステリシス性部
とすれば、メモリ用薄膜トランジスタ部分のゲート絶縁
膜はヒステリシス性をもち、選択用薄膜トランジスタ部
分のゲート絶縁膜はヒステリシス性をもたないから、メ
モリ用薄膜トランジスタと選択用薄膜トランジスタとに
それぞれ所期の機能をもたせることができる。そして、
この薄膜E2PROMでは、メモリ用薄膜トランジスタと選択
用薄膜トランジスタのゲート絶縁膜を共通の絶縁膜とし
ているから、メモリ用薄膜トランジスタと選択用薄膜ト
ランジスタとを同時に形成することが可能であり、した
がってこの薄膜E2PROMは少ない工程数で能率よく製造で
きるし、またヒステリシス性の無いゲート絶縁膜とヒス
テリシス性をもつゲート絶縁膜とを２層に形成している
従来の薄膜E2PROMに比べて全体の厚さも薄くすることが
できる。
また、本発明の薄膜E2PROMの製造方法は、メモリ用薄膜
トランジスタと選択用薄膜トランジスタのゲート絶縁膜
を、前記メモリ用薄膜トランジスタと前記選択用薄膜ト
ランジスタの形成領域にわたってヒステリシス性をもつ
SiN膜からなる共通のゲート絶縁膜を形成してこのゲー
ト絶縁膜のメモリ用薄膜トランジスタ部分を除く領域の
ヒステリシス性を無くして非ヒステリシス性部とする工
程で形成するとともに、前記メモリ用薄膜トランジスタ
と前記選択用薄膜トランジスタのゲート電極、半導体
層、ソース，ドレイン電極をそれぞれ同時に形成するも
のであるから、メモリ用薄膜トランジスタと選択用薄膜
トランジスタとを同時に形成することができる。
トランジスタと選択用薄膜トランジスタのゲート絶縁膜
を、前記メモリ用薄膜トランジスタと前記選択用薄膜ト
ランジスタの形成領域にわたってヒステリシス性をもつ
SiN膜からなる共通のゲート絶縁膜を形成してこのゲー
ト絶縁膜のメモリ用薄膜トランジスタ部分を除く領域の
ヒステリシス性を無くして非ヒステリシス性部とする工
程で形成するとともに、前記メモリ用薄膜トランジスタ
と前記選択用薄膜トランジスタのゲート電極、半導体
層、ソース，ドレイン電極をそれぞれ同時に形成するも
のであるから、メモリ用薄膜トランジスタと選択用薄膜
トランジスタとを同時に形成することができる。
以下、本発明の一実施例を第１図および第２図を参照し
て説明する。
て説明する。
第１図において、11はガラス等からなる絶縁基板、T1お
よびT2は絶縁基板11上に形成されたメモリ用および選択
用の薄膜トランジスタであり、このメモリ用薄膜トラン
ジスタT1と選択用薄膜トランジスタT2はそれぞれ逆スタ
ガー型のものとされている。この薄膜E2PROMは、絶縁基
板11上にメモリ用および選択用薄膜トランジスタT1,T2
のゲート電極G1,G2を形成し、その上にゲート絶縁膜12
を基板全面にわたって形成するとともに、このゲート絶
縁膜12の上に上記各ゲート電極G1,G2にそれぞれ対向さ
せてｉ−ａ−Si半導体層13,13を形成し、この各半導体
層13,13の上にそれぞれ、n+−ａ−Siコンタクト層14,14
を介してソース，ドレイン電極S1,D1およびS2,D2を形成
したもので、メモリ用薄膜トランジスタT1のドレイン電
極D1は、選択用薄膜トランジスタT2のソース電極S2と接
続配線15を介して接続されており、またメモリ用薄膜ト
ランジスタT1および選択用薄膜トランジスタT2はヒステ
リシス性の無いSiNからなる保護膜16によって覆われて
いる。
よびT2は絶縁基板11上に形成されたメモリ用および選択
用の薄膜トランジスタであり、このメモリ用薄膜トラン
ジスタT1と選択用薄膜トランジスタT2はそれぞれ逆スタ
ガー型のものとされている。この薄膜E2PROMは、絶縁基
板11上にメモリ用および選択用薄膜トランジスタT1,T2
のゲート電極G1,G2を形成し、その上にゲート絶縁膜12
を基板全面にわたって形成するとともに、このゲート絶
縁膜12の上に上記各ゲート電極G1,G2にそれぞれ対向さ
せてｉ−ａ−Si半導体層13,13を形成し、この各半導体
層13,13の上にそれぞれ、n+−ａ−Siコンタクト層14,14
を介してソース，ドレイン電極S1,D1およびS2,D2を形成
したもので、メモリ用薄膜トランジスタT1のドレイン電
極D1は、選択用薄膜トランジスタT2のソース電極S2と接
続配線15を介して接続されており、またメモリ用薄膜ト
ランジスタT1および選択用薄膜トランジスタT2はヒステ
リシス性の無いSiNからなる保護膜16によって覆われて
いる。
また、前記ゲート絶縁膜12は、メモリ用薄膜トランジス
タT1のゲート絶縁膜と選択用薄膜トランジスタのゲート
絶縁膜とを兼ねる共通の絶縁膜とされており、このゲー
ト絶縁膜12は、ヒステリシス性をもつSiN膜つまり、シ
リコン原子Siと窒素原子Ｎの組成比（Si/N）を化学量論
比（0.75）よりも大きな値（Si/N＝0.85〜1.1）にしたS
iN膜で形成され、またこのSiN膜のメモリ用薄膜トラン
ジスタT1部分を除く領域は、酸化または窒化によりSi/N
の値を化学量論比（Si/N＝0.75）とほぼ同じ値に小さく
してヒステリシス性を無くした、非ヒステリシス性部12
aとされている。
タT1のゲート絶縁膜と選択用薄膜トランジスタのゲート
絶縁膜とを兼ねる共通の絶縁膜とされており、このゲー
ト絶縁膜12は、ヒステリシス性をもつSiN膜つまり、シ
リコン原子Siと窒素原子Ｎの組成比（Si/N）を化学量論
比（0.75）よりも大きな値（Si/N＝0.85〜1.1）にしたS
iN膜で形成され、またこのSiN膜のメモリ用薄膜トラン
ジスタT1部分を除く領域は、酸化または窒化によりSi/N
の値を化学量論比（Si/N＝0.75）とほぼ同じ値に小さく
してヒステリシス性を無くした、非ヒステリシス性部12
aとされている。
すなわち、この薄膜E2PROMは、メモリ用薄膜トランジス
タT1と選択用薄膜トランジスタT2のゲート絶縁膜を同じ
絶縁膜12で兼用したものであり、このようにメモリ用薄
膜トランジスタT1と選択用薄膜トランジスタT2のゲート
絶縁膜を共通の絶縁膜としても、このゲート絶縁膜12を
ヒステリシス性をもつSiN膜で形成するとともに、このS
iN膜のメモリ用薄膜トランジスタT1部分を除く領域を酸
化または窒化によりヒステリシス性を無くした非ヒステ
リシス性部とすれば、メモリ用薄膜トランジスタT1部分
のゲート絶縁膜はヒステリシス性をもち、選択用薄膜ト
ランジスタT2部分のゲート絶縁膜はヒステリシス性をも
たないから、メモリ用薄膜トランジスタT1と選択用薄膜
トランジスタT2とにそれぞれ所期の機能をもたせること
ができる。
タT1と選択用薄膜トランジスタT2のゲート絶縁膜を同じ
絶縁膜12で兼用したものであり、このようにメモリ用薄
膜トランジスタT1と選択用薄膜トランジスタT2のゲート
絶縁膜を共通の絶縁膜としても、このゲート絶縁膜12を
ヒステリシス性をもつSiN膜で形成するとともに、このS
iN膜のメモリ用薄膜トランジスタT1部分を除く領域を酸
化または窒化によりヒステリシス性を無くした非ヒステ
リシス性部とすれば、メモリ用薄膜トランジスタT1部分
のゲート絶縁膜はヒステリシス性をもち、選択用薄膜ト
ランジスタT2部分のゲート絶縁膜はヒステリシス性をも
たないから、メモリ用薄膜トランジスタT1と選択用薄膜
トランジスタT2とにそれぞれ所期の機能をもたせること
ができる。
しかして、この薄膜E2PROMでは、メモリ用薄膜トランジ
スタT1と選択用薄膜トランジスタT2のゲート絶縁膜を共
通の絶縁膜12としているから、メモリ用薄膜トランジス
タT1と選択用薄膜トランジスタT2とを同時に形成するこ
とができる。
スタT1と選択用薄膜トランジスタT2のゲート絶縁膜を共
通の絶縁膜12としているから、メモリ用薄膜トランジス
タT1と選択用薄膜トランジスタT2とを同時に形成するこ
とができる。
すなわち、第２図は上記薄膜E2PROMの製造工程を示した
もので、この薄膜E2PROMは次のような工程で製造され
る。
もので、この薄膜E2PROMは次のような工程で製造され
る。
まず、第２図（ａ）に示すように、絶縁基板11上に金属
膜を膜付けし、この金属膜をパターニングしてメモリ用
および選択用薄膜トランジスタT1,T2のゲート電極G1,G2
を同時に形成した後、この基板11上にメモリ用および選
択用薄膜トランジスタT1,T2の形成領域（基板11のほぼ
全面）にわたって、プラズマCVD法によりゲート絶縁膜1
2となるSiN膜を膜付けする。このSiN膜の膜付けは、そ
の主成分ガスであるSiH4とNH3の流量比を、形成されるS
iN膜のSi/Nの値が0.85〜1.1になるように選んで行なえ
ばよく、このようにして形成されたゲート絶縁膜（SiN
膜）12はヒステリシス性をもつ。
膜を膜付けし、この金属膜をパターニングしてメモリ用
および選択用薄膜トランジスタT1,T2のゲート電極G1,G2
を同時に形成した後、この基板11上にメモリ用および選
択用薄膜トランジスタT1,T2の形成領域（基板11のほぼ
全面）にわたって、プラズマCVD法によりゲート絶縁膜1
2となるSiN膜を膜付けする。このSiN膜の膜付けは、そ
の主成分ガスであるSiH4とNH3の流量比を、形成されるS
iN膜のSi/Nの値が0.85〜1.1になるように選んで行なえ
ばよく、このようにして形成されたゲート絶縁膜（SiN
膜）12はヒステリシス性をもつ。
次に、第２図（ｂ）に示すように、このゲート絶縁膜
（SiN膜）12のメモリ用薄膜トランジスタT2のゲート絶
縁膜となる部分をレジストマスク17によりマスキング
し、このゲート絶縁膜（SiN膜）12の露出部分を例えば
プラズマ酸化法またはプラズマ窒化法によりSi/Nの値が
ほぼ0.75になるまで酸化または窒化して、ゲート絶縁膜
（SiN膜）12のメモリ用薄膜トランジスタT2部分を除く
領域を、ヒステリシス性を無くした非ヒステリシス性部
12aとする。
（SiN膜）12のメモリ用薄膜トランジスタT2のゲート絶
縁膜となる部分をレジストマスク17によりマスキング
し、このゲート絶縁膜（SiN膜）12の露出部分を例えば
プラズマ酸化法またはプラズマ窒化法によりSi/Nの値が
ほぼ0.75になるまで酸化または窒化して、ゲート絶縁膜
（SiN膜）12のメモリ用薄膜トランジスタT2部分を除く
領域を、ヒステリシス性を無くした非ヒステリシス性部
12aとする。
次に、前記レジストマスク17を剥離してから、上記ゲー
ト絶縁膜12の上に、ｉ−ａ−Si膜とn+−ａ−Si膜を順次
膜付けし、これをパターニングしてメモリ用および選択
用薄膜トランジスタT1,T2のｉ−ａ−Si半導体層13,13と
n+−ａ−Siコンタクト層14,14を同時に形成するととも
に、その上に，金属膜を膜付けしてこの金属膜をパター
ニングすることにより、メモリ用および選択用薄膜トラ
ンジスタT1,T2のソース，ドレイン電極S1,D1およびS2,D
2を同時に形成し、さらにメモリ用および選択用薄膜ト
ランジスタT1,T2のコンタクト層14,14のうちチャンネル
部上の不要部分の除去を同時に行なって、第２図（ｃ）
に示すようにメモリ用薄膜トランジスタT1と選択用薄膜
トランジスタT2とを同時に形成する。
ト絶縁膜12の上に、ｉ−ａ−Si膜とn+−ａ−Si膜を順次
膜付けし、これをパターニングしてメモリ用および選択
用薄膜トランジスタT1,T2のｉ−ａ−Si半導体層13,13と
n+−ａ−Siコンタクト層14,14を同時に形成するととも
に、その上に，金属膜を膜付けしてこの金属膜をパター
ニングすることにより、メモリ用および選択用薄膜トラ
ンジスタT1,T2のソース，ドレイン電極S1,D1およびS2,D
2を同時に形成し、さらにメモリ用および選択用薄膜ト
ランジスタT1,T2のコンタクト層14,14のうちチャンネル
部上の不要部分の除去を同時に行なって、第２図（ｃ）
に示すようにメモリ用薄膜トランジスタT1と選択用薄膜
トランジスタT2とを同時に形成する。
次に、その上に金属膜を膜付けし、これをパターニング
することにより、メモリ用薄膜トランジスタT1のドレイ
ン電極D1と選択用薄膜トランジスタT2のソース電極S2と
を接続する接続配線15を第２図（ｄ）に示すように形成
し、次いでその上にSiNからなる保護膜16を形成して第
１図に示した薄膜E2PROMを完成する。
することにより、メモリ用薄膜トランジスタT1のドレイ
ン電極D1と選択用薄膜トランジスタT2のソース電極S2と
を接続する接続配線15を第２図（ｄ）に示すように形成
し、次いでその上にSiNからなる保護膜16を形成して第
１図に示した薄膜E2PROMを完成する。
なお、上記接続配線15は、メモリ用および選択用薄膜ト
ランジスタT1,T2のソース，ドレイン電極S1,D1およびS
2,D2の形成と同時に形成してもよい。
ランジスタT1,T2のソース，ドレイン電極S1,D1およびS
2,D2の形成と同時に形成してもよい。
このように、上記薄膜E2PROMによれば、その製造に際し
て、メモリ用薄膜トランジスタT1と選択用薄膜トランジ
スタT2とを同時に形成することができ、したがってこの
薄膜E2PROMは少ない工程数で能率よく製造することがで
きる。また、この薄膜E2PROMは、メモリ用薄膜トランジ
スタT1と選択用薄膜トランジスタT2のゲート絶縁膜を共
通の絶縁膜12としているから、ヒステリシス性の無いゲ
ート絶縁膜とヒステリシス性をもつゲート絶縁膜とを２
層に形成している従来の薄膜E2PROMに比べて全体の厚さ
も薄くすることができる。
て、メモリ用薄膜トランジスタT1と選択用薄膜トランジ
スタT2とを同時に形成することができ、したがってこの
薄膜E2PROMは少ない工程数で能率よく製造することがで
きる。また、この薄膜E2PROMは、メモリ用薄膜トランジ
スタT1と選択用薄膜トランジスタT2のゲート絶縁膜を共
通の絶縁膜12としているから、ヒステリシス性の無いゲ
ート絶縁膜とヒステリシス性をもつゲート絶縁膜とを２
層に形成している従来の薄膜E2PROMに比べて全体の厚さ
も薄くすることができる。
また、上記薄膜E2PROMの製造方法は、メモリ用薄膜トラ
ンジスタT1と選択用薄膜トランジスタT2のゲート絶縁膜
を、メモリ用および選択用薄膜トランジスタT1,T2の形
成領域にわたってヒステリシス性をもつSiN膜からなる
共通のゲート絶縁膜12を形成してこのゲート絶縁膜12の
メモリ用薄膜トランジスタT1部分を除く領域のヒステリ
シス性を無くして非ヒステリシス性部12aとする工程で
形成するとともに、メモリおよび選択用薄膜トランジス
タT1,T2のゲート電極G1,G2、半導体層13およびコンタク
ト層14、ソース，ドレイン電極S1,s2,D1,D2をそれぞれ
同時に形成するものであるから、メモリ用薄膜トランジ
スタT1と選択用薄膜トランジスタT2とを同時に形成する
ことができる。
ンジスタT1と選択用薄膜トランジスタT2のゲート絶縁膜
を、メモリ用および選択用薄膜トランジスタT1,T2の形
成領域にわたってヒステリシス性をもつSiN膜からなる
共通のゲート絶縁膜12を形成してこのゲート絶縁膜12の
メモリ用薄膜トランジスタT1部分を除く領域のヒステリ
シス性を無くして非ヒステリシス性部12aとする工程で
形成するとともに、メモリおよび選択用薄膜トランジス
タT1,T2のゲート電極G1,G2、半導体層13およびコンタク
ト層14、ソース，ドレイン電極S1,s2,D1,D2をそれぞれ
同時に形成するものであるから、メモリ用薄膜トランジ
スタT1と選択用薄膜トランジスタT2とを同時に形成する
ことができる。
なお、上記実施例では、メモリ用薄膜トランジスタT1と
選択用薄膜トランジスタT2とを逆スタガー型のものとし
ているが、このメモリ用および選択用薄膜トランジスタ
は、スタガー型、コプラナー型、逆コプラナー型でもよ
く、その場合も、メモリ用薄膜トランジスタと選択用薄
膜トランジスタのゲート絶縁膜を共通の絶縁膜とすれば
メモリ用と選択用の薄膜トランジスタを同時に形成する
ことができるから、薄膜E2PROMを少ない工程数で能率よ
く製造することができるし、またその厚さも薄くするこ
とができる。なお、メモリ用および選択用薄膜トランジ
スタをスタガー型とする薄膜E2PROMは、上記実施例と逆
の工程、つまり、ソース，ドレイン電極形成→コンタク
ト層および半導体層形成→ゲート絶縁膜形成→ゲート電
極形成の工程で製造することができる。また、メモリ用
および選択用薄膜トランジスタをコプラナー型とする薄
膜E2PROMは、半導体層およびコンタクト層形成→ソー
ス，ドレイン電極形成→ゲート絶縁膜形成→ゲート電極
形成の工程で製造することができ、メモリ用および選択
用薄膜トランジスタを逆コプラナー型とする薄膜E2PROM
は、ゲート電極形成→ゲート絶縁膜形成→ソース，ドレ
イン電極形成→コンタクト層および半導体層形成の工程
で製造することができる。
選択用薄膜トランジスタT2とを逆スタガー型のものとし
ているが、このメモリ用および選択用薄膜トランジスタ
は、スタガー型、コプラナー型、逆コプラナー型でもよ
く、その場合も、メモリ用薄膜トランジスタと選択用薄
膜トランジスタのゲート絶縁膜を共通の絶縁膜とすれば
メモリ用と選択用の薄膜トランジスタを同時に形成する
ことができるから、薄膜E2PROMを少ない工程数で能率よ
く製造することができるし、またその厚さも薄くするこ
とができる。なお、メモリ用および選択用薄膜トランジ
スタをスタガー型とする薄膜E2PROMは、上記実施例と逆
の工程、つまり、ソース，ドレイン電極形成→コンタク
ト層および半導体層形成→ゲート絶縁膜形成→ゲート電
極形成の工程で製造することができる。また、メモリ用
および選択用薄膜トランジスタをコプラナー型とする薄
膜E2PROMは、半導体層およびコンタクト層形成→ソー
ス，ドレイン電極形成→ゲート絶縁膜形成→ゲート電極
形成の工程で製造することができ、メモリ用および選択
用薄膜トランジスタを逆コプラナー型とする薄膜E2PROM
は、ゲート電極形成→ゲート絶縁膜形成→ソース，ドレ
イン電極形成→コンタクト層および半導体層形成の工程
で製造することができる。
本発明の薄膜E2PROMは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタのゲート絶縁膜を共通の絶縁膜と
し、かつこのゲート絶縁膜はヒステリシス性をもつSiN
膜で形成するとともに、このSiN膜の前記メモリ用薄膜
トランジスタ部分を除く領域を、酸化または窒化により
ヒステリシス性を無くし非ヒステリシス性部としたもの
であるから、この薄膜E2PROMは少ない工程数で能率よく
製造できるし、また全体の厚さも薄くすることができ
る。
択用薄膜トランジスタのゲート絶縁膜を共通の絶縁膜と
し、かつこのゲート絶縁膜はヒステリシス性をもつSiN
膜で形成するとともに、このSiN膜の前記メモリ用薄膜
トランジスタ部分を除く領域を、酸化または窒化により
ヒステリシス性を無くし非ヒステリシス性部としたもの
であるから、この薄膜E2PROMは少ない工程数で能率よく
製造できるし、また全体の厚さも薄くすることができ
る。
また、本発明の薄膜E2PROMの製造方法は、メモリ用薄膜
トランジスタと選択用薄膜トランジスタのゲート絶縁膜
を、前記メモリ用薄膜トランジスタと前記選択用薄膜ト
ランジスタの形成領域にわたってヒステリシス性をもつ
SiN膜からなる共通のゲート絶縁膜を形成してこのゲー
ト絶縁膜のメモリ用薄膜トランジスタ部分を除く領域の
ヒステリシス性を無くして非ヒステリシス性部とする工
程で形成するとともに、前記メモリ用薄膜トランジスタ
と前記選択用薄膜トランジスタのゲート電極、半導体
層、ソース，ドレイン電極をそれぞれ同時に形成するも
のであるから、メモリ用薄膜トランジスタと選択用薄膜
トランジスタとを同時に形成することができる。
トランジスタと選択用薄膜トランジスタのゲート絶縁膜
を、前記メモリ用薄膜トランジスタと前記選択用薄膜ト
ランジスタの形成領域にわたってヒステリシス性をもつ
SiN膜からなる共通のゲート絶縁膜を形成してこのゲー
ト絶縁膜のメモリ用薄膜トランジスタ部分を除く領域の
ヒステリシス性を無くして非ヒステリシス性部とする工
程で形成するとともに、前記メモリ用薄膜トランジスタ
と前記選択用薄膜トランジスタのゲート電極、半導体
層、ソース，ドレイン電極をそれぞれ同時に形成するも
のであるから、メモリ用薄膜トランジスタと選択用薄膜
トランジスタとを同時に形成することができる。
第１図および第２図は本発明の一実施例を示す薄膜E2PR
OMの断面図およびその製造工程図、第３図は従来の薄膜
E2PROMの断面図である。 11……絶縁基板、T1……メモリ用薄膜トランジスタ、T2
……選択用薄膜トランジスタ、12……ゲート絶縁膜（ヒ
ステリシス性SiN膜）、12a……非ヒステリシス性部、13
……半導体層、14……コンタクト層、S1,S2……ソース
電極、D1,D2……ドレイン電極、15……接続配線、16…
…保護膜。
OMの断面図およびその製造工程図、第３図は従来の薄膜
E2PROMの断面図である。 11……絶縁基板、T1……メモリ用薄膜トランジスタ、T2
……選択用薄膜トランジスタ、12……ゲート絶縁膜（ヒ
ステリシス性SiN膜）、12a……非ヒステリシス性部、13
……半導体層、14……コンタクト層、S1,S2……ソース
電極、D1,D2……ドレイン電極、15……接続配線、16…
…保護膜。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 29/788 29/792 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (2)
- 【請求項１】絶縁基板上にメモリ用薄膜トランジスタと
選択用薄膜トランジスタとを形成した薄膜E2PROMにおい
て、前記メモリ用薄膜トランジスタと前記選択用薄膜ト
ランジスタのゲート絶縁膜を共通の絶縁膜とし、かつこ
のゲート絶縁膜はヒステリシス性をもつSiN膜で形成す
るとともに、このSiN膜の前記メモリ用薄膜トランジス
タ部分を除く領域を、ヒステリシス性を無くした非ヒス
テリシス性部としたことを特徴とする薄膜E2PROM。 - 【請求項２】絶縁基板上にメモリ用薄膜トランジスタと
選択用薄膜トランジスタとを形成した薄膜E2PROMの製造
方法において、前記メモリ用薄膜トランジスタと前記選
択用薄膜トランジスタのゲート電極を同時に形成する工
程と、前記メモリ用薄膜トランジスタと前記選択用薄膜
トランジスタの形成領域にわたってヒステリシス性をも
つSiN膜からなる共通のゲート絶縁膜を形成する工程
と、このゲート絶縁膜のメモリ用薄膜トランジスタ部分
を除く領域のヒステリシス性を無くして非ヒステリシス
性部とする工程と、前記メモリ用薄膜トランジスタと前
記選択用薄膜トランジスタの半導体層を同時に形成する
工程と、前記メモリ用薄膜トランジスタと前記選択用薄
膜トランジスタのソース，ドレイン電極を同時に形成す
る工程とからなることを特徴とする薄膜E2PROMの製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274444A JPH07105452B2 (ja) | 1988-11-01 | 1988-11-01 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
| US07/427,252 US5060034A (en) | 1988-11-01 | 1989-10-25 | Memory device using thin film transistors having an insulation film with si/n composition ratio of 0.85 to 1.1 |
| CA002001692A CA2001692A1 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
| EP19890120022 EP0367152A3 (en) | 1988-11-01 | 1989-10-27 | Memory device using thin film transistors having memory function and method for manufacturing same |
| KR1019890015839A KR930008498B1 (ko) | 1988-11-01 | 1989-11-01 | 박막트랜지스터를 사용한 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274444A JPH07105452B2 (ja) | 1988-11-01 | 1988-11-01 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122673A JPH02122673A (ja) | 1990-05-10 |
| JPH07105452B2 true JPH07105452B2 (ja) | 1995-11-13 |
Family
ID=17541770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63274444A Expired - Lifetime JPH07105452B2 (ja) | 1988-11-01 | 1988-11-01 | 薄膜ｅ▲上２▼ｐｒｏｍおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105452B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101311653B1 (ko) | 2010-07-05 | 2013-09-25 | 샤프 가부시키가이샤 | 박막 트랜지스터 메모리 및 이를 구비한 표시장치 |
-
1988
- 1988-11-01 JP JP63274444A patent/JPH07105452B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02122673A (ja) | 1990-05-10 |
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