JPH07105497B2

JPH07105497B2 - 半導体デバイス及びその製造方法

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Publication number: JPH07105497B2
Application number: JP2020608A
Authority: JP
Inventors: 潤一西澤; 徹倉林
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Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体デバイス及びその製造方法に係り、特
に極めて高速に動作する静電誘導トランジスタの新規な
構造と、その製造方法に関するものである。

〔従来の技術〕

従来、電界効果トランジスタは接合型及びMIS（Metal I
nsulator Semiconductor）型のものが知られており、い
ずれの型においてもドレイン電流がドレイン電圧の増加
に対して次第に飽和する飽和型の電流・電圧特性を示し
ている。

一方、ドレイン電流がドレイン電圧の増加と共に増加し
続ける静電誘導電界効果トランジスタ（以下、SITと称
す）が創作され、特公昭52−6076号公報の「電界効果ト
ランジスタ」及び特公昭52−17720号公報の「電界効果
トランジスタ」において報告されている。

このSITは、電界効果トランジスタ（以下、FETと称す）
に対して大電力，高耐圧，大電流，低歪，低雑音，低消
費電力，高速動作等のいずれの面においても優れてお
り、その温度特性も含めて従来のバイポーラトランジス
タ、FETに比べて非常に優れている。

したがって、個別素子として、また集積回路用素子とし
ての優秀さは既に実証され、現在各方面に新たな応用分
野を切り開いている。

〔発明が解決しようとする課題〕

ところで、上記SITにおいて論理ゲートを構成するため
には、ゲートにバイアスを加えない状態で電流の流れの
ないノーマリ・オフ型のSITが適しているが、pn接合ゲ
ートを用いたノーマリ・オフ型のSITでは、ゲートを順
にバイアスしていくため、わずかながら少数キャリアの
注入があり、この少数キャリアの蓄積効果が高速動作を
困難にしているという問題があった。

上述のような課題に鑑み、本発明の目的は、MIS−SITを
縦型構造にしてソース・ドレイン間距離を短くし、超高
速動作させることができる半導体デバイス及びその製造
方法を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明の半導体デバイスの
製造方法は、基板結晶上にMO−CVDあるいは分子層エピ
タキシー（MLE）により少なくとも２つの異なる導電型
の半導体領域をエピタキシャル成長しソース・ドレイン
間構造を形成する第１の製造工程と、上記ソース・ドレ
イン間構造の半導体領域に異方性エッチングによって
（111）Ａ面もしくは（111）Ｂ面のゲート側面を形成す
る第２の製造工程と、上記ゲート側面上に、（111）Ａ
面上にはMO−CVDにより、（111）Ｂ面上にはMLEによ
り、選択的にゲート部を構成する絶縁物層をエピタキシ
ャル成長させる第３の製造工程とからなる構成とした。

さらに、第１の製造工程に高不純物密度の基板結晶をソ
ース領域（またはドレイン領域）として用い、第３の製
造工程においてエピタキシャル成長させるゲート部を構
成する電極層と上記ソース領域との間に、（111）Ａ面
或いは（110）面上にはMO−CVDにより、（111）Ｂ面上
にはMLEにより、選択的に絶縁層をエピタキシャル成長
させて形成する構成とした。

また、第１の製造工程に半絶縁性の基板結晶を用い、ソ
ース領域を形成する高不純物密度の半導体層を露出させ
る工程を含む構成とした。

さらに、基板結晶の面方位が（111）A,（111）Ｂ及び
（110）のうちのいずれかである構成とした。

また、本発明の半導体デバイスは、エピタキシャル成長
を行うための基板結晶と、この基板結晶上にソース・ド
レイン間構造として形成された少なくともそれぞれ異な
る二つの導電型の層が積層された薄膜であって電子の平
均自由行程より短いチャネルを構成する半導体領域と、
基板結晶上のソース・ドレイン間構造を異方性エッチン
グにより形成した（111）Ａ面のゲート側面と（111）Ｂ
面の基板結晶の露出面であって、（111）Ａ面のゲート
側面にMO−CVDにより形成したゲート部を構成する絶縁
物層と、（111）Ｂ面の基板結晶の露出面にMLEにより形
成した絶縁層と、（111）Ｂ面の絶縁層と（111）Ａ面の
絶縁物層の両方に形成したゲート電極層とを備える構成
とした。

また、エピタキシャル成長を行うための基板結晶上に縦
型のソース・ドレイン間構造として形成された少なくと
もそれぞれ異なる二つの導電型の層が積層された薄膜で
あって電子の平均自由行程より短いチャネルを構成する
半導体領域と、基板結晶上のソース・ドレイン間構造を
異方性エッチングにより形成した（111）Ｂ面のゲート
側面と（111）Ａ面の基板結晶の露出面であって、（11
1）Ａ面の基板結晶の露出面にMO−CVDにより形成した絶
縁層と、（111）Ｂ面のゲート側面にMLEにより形成した
ゲート部を構成する絶縁物層と、（111）Ａ面の絶縁層
と（111）Ｂ面の絶縁物層の両方に形成したゲート電極
層とを備える構成とした。

さらに、エピタキシャル成長を行うための基板結晶上に
縦型のソース・ドレイン間構造として形成された少なく
ともそれぞれ異なる二つの導電型の層が積層された薄膜
であって電子の平均自由行程より短いチャネルを構成す
る半導体領域と、基板結晶上のソース・ドレイン間構造
を異方性エッチングにより形成した（111）Ｂ面のゲー
ト側面と（110）面の基板結晶の露出面であって、（11
0）面の基板結晶の露出面にMO−CVDにより形成した絶縁
層と、（111）Ｂ面のゲート側面にMLEにより形成したゲ
ート部を構成する絶縁物層と、（110）面の絶縁層と（1
11）Ｂ面の絶縁物層の両方に形成したゲート電極層とを
備える構成とした。

これらの構成に加え、基板結晶上にMO−CVDあるいはMLE
によって形成される半導体領域がGaAs、InP、GaP及びIn
Asのうちのいずれかであり、MO−CVDあるいはMLEによっ
て形成されるゲート部を構成する絶縁物層がGa_xIn
_1-xP、Ga_xIn_1-xAs_yP_1-y、Ga_xIn_1-xP、Al_xGa_1-xP及びInA
s_ySb_1-y（０≦ｘ≦1,0≦ｙ≦１）のうちのいずれかであ
る構成とした。

〔作用〕

上記構成によれば、本半導体デバイスは上記MLEによっ
てｐ層及びn^-層を形成するので、これらの層の膜厚を単
分子層の単位で精密に制御でき、ｐ層を薄くすることに
よりSITの特性が得られる。

また、本半導体デバイスにおいては、チャネル長が電子
の平均自由行程以下で作製されており、ソース電極から
注入された電子は、結晶格子により散乱されず走行する
ことになるので、高速動作を実現することができる。

さらに、上記MLEを用いているので、数Åの構造のもの
まで実現することができる。

そして、MIS構造のインシュレータ層である絶縁物層
は、上記MO−CVDによって均一性の高い超薄膜化した構
造が実現できるので、超高速且つ低消費電力のSITを実
現することができる。

〔実施例〕

以下、本発明の半導体デバイス及びその製造方法の実施
例を添付図面に基づいて詳述する。

まず、第１図は本発明の半導体デバイスとしての縦型構
造MIS−SITの概念図を示すものである。

この図において、（ａ）は空乏層型の縦型MIS−SITであ
り、ゲート電極３に印加する電圧により空乏層７の広が
りを制御する構造を示している。

また、（ｂ）は反転層型の縦型MIS−SITであり、ゲート
電極３に印加する電圧により反転層８の広がりを制御す
る構造を示している。

さらに図中、1,2,3はそれぞれソース，ドレイン及びゲ
ートの電極を示しており、１′はn⁺層、２′はn⁺層、４
はn^-あるいはｉ層、５は絶縁膜、６は絶縁物を示してい
る。

どちらの構造の場合にも、ソース電極１から注入された
電子は、絶縁膜５を介してゲート電極３に印加される電
圧によって形成されるソース電極１とドレイン電極２と
の間の電位の山によって、その走行が制御される。

前述の構造の半導体デバイスにおいては、チャネル長が
電子の平均自由行程以下で作製されており、ソース電極
１から注入された電子は、結晶格子により散乱されず走
行することになるので高速動作を実現することができ
る。

次に、第１図に示した半導体デバイスを実現するための
製造方法について述べる。

この製造方法には、結晶成長法としてMO−CVD（Metal O
rganic Chemical Vapor Deposition）及び分子量エピタ
キシー（Molecular Layer Epitaxy:以下、MLEと称す）
を用い、ゲート側面の形成法として光励起ガスエッチン
グまたはウェットエッチングを用いる。

上記MO−CVDは、III族元素の有機金属ガスとＶ族元素の
水素化物との両者を、H₂をキャリアガスとして基板結晶
上に同時に供給し、減圧もしくは常圧の反応管中で結晶
成長させる方法である。

この方法の場合、基板として用いるせん亜鉛鉱型結晶の
（111）Ａ面上で最も成長速度が大きくなり、（111）Ｂ
面上には全く成長が起こらなかった。

また、上記MO−CVDは膜厚制御性に優れ、10Å程度の膜
厚制御性を有している。

一方、上記MLEは、III族元素の有機金属ガスとＶ族元素
の水素化物ガスとを真空中で加熱された基板結晶上に交
互に導入し、結晶を単分子層ずつ成長させる方法であ
り、たとえば西澤潤一他の論文〔J.Nishizawa,H.Abe an
d T.Kurabayashi;J.Electrochem.Soc.132（1985）1197
〜1200〕に報告されている。

この方法は、化合物ガスの吸着及び表面反応を利用し、
III族化合物ガスとＶ族化合物ガスとの１回ずつの導入
で単分子膜成長層を得ることができる。

このMLEによる結晶成長では、基板として上記せん亜鉛
鉱型結晶を用いた場合、（111）Ａ面上及び（110）面上
では全く成長が起こらず、（111）Ｂ面上及び（100）上
で単分子層ずつの成長が可能であった。

これらMO−CVDとMLEとによる結晶成長の異方性を下記第
１表に示す。

上述のようにゲート側面を形成するエッチングの手法と
して用いたのは、光励起ガスエッチング法とウェットエ
ッチング法である。

光励起ガスエッチング方法は、SiNやSiO₂膜などでパタ
ーニングされたせん亜鉛鉱型結晶を真空中で所定の温度
に保ち、Br₂,Cl₂,PCl₃,CCl_３Fなどのガスを所定の分圧
になるように導入し、そのときに高圧水銀ランプ，エキ
シマレーザなどの紫外光を基板結晶上に照射して、結晶
の露出した部分をエッチングするものである。

同方法では条件によっては光照射なしでもエッチングが
起こるが、光照射ありなしのいずれの場合にも（111）
Ａ面と（111）Ｂ面とでエッチング速度が大きく異なる
のが特徴である。

例えばBr₂,Cl₂を用いた場合には、エッチングレートＲ
はR_(111)A≪R_(111)Bであり、ＰCl₃,CCl_３Fを用いた場合
にはR_(111)A≫R_(111)Bである。

一方、ウェットエッチング方法は、プロムメタノール溶
液，リン酸＋過酸化水素＋水，ヨウ素＋ヨウ化カリウム
＋グリセリン，硫酸＋過酸化水素＋水などの溶液を用い
る。

下記第２表は、これらエッチング方法の異方性を示した
ものである。

以下は、上記結晶成長方法及びエッチング方法を用いた
縦型MIS−SITの試作実施例を示すものである。

第２−１図は、基板結晶面方位として（111）Ｂを用い
た場合の本発明による第１の実施例の縦型構造MIS−SIT
の構造図を示すものであり、また第２−２図はこの縦型
構造MIS−SITを作製するための製造工程を示している。

上記第２−１図に示した縦型構造MIS−SITの構造を、第
２−２図に示した製造工程に基づいて順に説明する。

まず、第２−２図（ａ）に示されているように、基板結
晶10には、ハイドープ（高不純物密度）されたｎ形のn⁺
（111）Ｂ面を用い、この基板結晶10の上に上記MLEによ
りｐ層（またはｉ層）11、n^-層12、n⁺層13を所定の膜厚
で順次形成し、Ｓ（ソース）−Ｄ（ドレイン）間構造を
作製する。

この場合、n^-層12とｐ層（またはｉ層）11との場所が入
れかわっても良く、また上記構造においてｎ形とｐ形と
がすべて逆転した構造であっても良い。

この後に第２−２図（ｂ）に示されているように、マス
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエッチング保護膜を形成し、光励起ガスエッチングま
たはウェットエッチングにより（111）Ａ面のゲート側
面14を形成する。

この場合、エッチングにより（111）Ａ面を形成するの
で、（111）Ｂ面のエッチング速度が大きく、しかも（1
11）Ａ面のエッチング速度の小さいエッチング方法を用
いる。前記表２に示したエッチング方法において、Br₂
またはCl₂を用いた光励起ガスエッチング，或いはブロ
ムメタノール，リン酸＋H₂O₂＋水または硫酸＋H₂O₂＋水
などのウェットエッチングがこれに相当する。

次に第２−２図（ｃ）に示されているように、上記MO−
CVDにより絶縁物層15を形成する。絶縁物層15は、上記
基板結晶10,p層（またはｉ層）11,n^-層12及びn⁺層13の
半導体材料よりも禁制帯幅の大きな半導体材料により形
成され、MIS構造のインシュレータ層の役割をする。こ
のMO−CVDを用いた場合には、前記表１に示したように
（111）Ｂ面上の成長速度は０であり、また基板表面に
は（111）Ｂ面と（111）Ａ面のみが露出しているので、
（111）Ａ面上のみに結晶成長を行わせることができ
る。

この後に第２−２図（ｄ）に示されているように、MLE
により絶縁物層16を形成する。

この場合、MLEにより（111）Ｂ面上だけに結晶を成長さ
せることができ、n⁺層13の表面をSiN膜やSiO₂膜で覆っ
ておけばMLEによりSiN膜やSiO₂膜上に堆積は起こらな
い。そして、絶縁物層16は、ゲート電極材料17と基板結
晶10の間のゲート寄生容量を軽減する。

また、上記絶縁物層16を形成後、その上にMISゲートの
電極材料17を形成する。

最後に、絶縁物層18を形成後ソース，ドレイン及びゲー
ト電極19を形成して、本発明の半導体デバイスとして第
２−１図に示した縦型構造MIS−SITを作製するものであ
る。

この第１の実施例によって作製されるトランジスタは、
MLEによってｐ層11及びn^-層12を形成するので、これら
の層の膜厚を単分子層の単位で精密に制御でき、ｐ層11
を薄くすることによりSITの特性が得られる。

また、ｐ層11の膜厚が数100Å以下では、Ｓ（ソース）
から注入された電子が、半導体の結晶格子に散乱されず
熱速度でＤ（ドレイン）に達する。このため、超高速の
トランジスタが実現でき、遮断周波数がT Hz（テラヘル
ツ:10¹²Hz）になる。

さらに、MLEを用いているので、数Åの構造のものまで
実現することができる。

そして、MIS構造のインシュレータ層である絶縁物層15
は、MO−CVDによって均一性の高い超薄膜化した構造が
実現できるので、超高速且つ低消費電力のSITを実現す
ることができるものである。

次に、第３−１図は基板結晶面方位として（111）Ａを
用いた場合の本発明による第２の実施例の縦型構造MIS
−SITの構造図を示しており、第３−２図は上記縦型構
造を作製するための製造工程を示している。

以下、第３−１図に示した縦型構造MIS−SITの構造を、
第３−２図に示した製造工程に基づいて説明する。

まず、第３−２図（ａ）に示されているように、基板結
晶20には、ハイドープされたｎ形のn⁺（111）Ａ面を用
いており、前記MO−CVDによりｐ層（またはｉ層）21、n
^-層22、n⁺層23を所定の膜厚で形成し、Ｓ（ソース）−
Ｄ（ドレイン）間構造を作製する。

この場合、n^-層22とｐ層（またはｉ層）21との場所が入
れかわっても良く、また上記構造においてｎ形とｐ形と
がすべて逆転した構造であっても良い。

この後に第３−２図（ｂ）に示されているように、マス
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエッチング保護膜を形成し、光励起ガスエッチングま
たはウェットエッチングにより（111）Ｂ面のゲート側
面24を形成する。

この場合、エッチングにより（111）Ｂ面を形成するの
で、（111）Ａ面のエッチング速度が大きく、しかも（1
11）Ｂ面のエッチング速度の小さいエッチング方法を用
いる。前記表２に示したエッチング方法において、CCl₃
F,PCl₃,SiCl₄またはPOCl₃を用いた光励起ガスエッチン
グあるいはヨウ素＋ヨウ化カリウム＋グリセリンなどの
ウェットエッチングがこれに相当する。

次に第３−２図（ｃ）に示されているように、MLEによ
り絶縁物層25を形成する。この絶縁物層25は、上記基板
結晶20,p層（またはｉ層）21,n^-層22及びn⁺層23の半導
体材料よりも禁制帯幅の大きな半導体材料により形成さ
れ、MIS構造のインシュレータ層の役割をする。MLEを用
いた場合には、前記表１に示したように（111）Ａ面上
の成長速度は０であり、また基板表面には（111）Ａと
（111）Ｂ面のみが露出しているので（111）Ｂ面上のみ
に結晶成長を行わせることができる。

この後に第３−２図（ｄ）に示されているように、MO−
CVDにより絶縁物層26を形成し、さらに絶縁物層26の上
にMISゲートの電極材料27を形成する。

この場合、MO−CVDにより（111）Ａ面だけに結晶を成長
させることができ、n⁺層23の表面をSiN膜やSiO₂膜で覆
っておけば、MO−CVDにより絶縁物層26を第３−１図に
示したように所定の場所にのみ形成することができる。

最後に、第３−１図に示されているように、絶縁物層28
を形成後、ソース，ドレイン及びゲートの電極29を形成
し、縦型構造MIS−SITを作製するものである。

この第２の実施例によって作製されるトランジスタは、
MO−CVDによってｐ層21及びn^-層22を形成するので、こ
れらの層の膜厚を10Åの単位で制御でき、またｐ層21を
薄くすることによりSIT特性が得られる。

また、ｐ層21の膜厚をさらに薄い数100Å以下で容易に
作製できるのでＳ（ソース）から注入された電子が、半
導体の結晶格子に散乱されず熱速度でＤ（ドレイン）に
達する構造のSITを実現することができるため、遮断周
波数がT Hz（テラヘルツ:10¹²Hz）のトランジスタを実
現することができる。

また、MIS構造のインシュレータ層である絶縁物層25
は、MLEによって均一性の高い超薄膜化した構造が実現
できるので、超高速且つ低消費電力のSITを実現するこ
とができることになる。

また、第４−１図は基板結晶面方位として（110）を用
いた場合の本発明による第３の実施例の縦型構造MIS−S
ITの構造図を示し、第４−２図は上記縦型構造を作製す
るための製造工程を示している。

以下、第４−１図に示した縦型構造MIS−SITの構造を、
第４−２図に示した製造工程に基づいて説明する。

まず、第４−２図（ａ）に示されているように、基板結
晶30にはハイドープされたｎ形のn⁺（110）を用いてお
り、前記MO−CVDによりｐ層（またはｉ層）31、n^-層3
2、n⁺層33を所定膜厚で形成し、Ｓ（ソース）−Ｄ（ド
レイン）間構造を作製する。

この場合、n^-層32とｐ層（またはｉ層）31との場所が入
れかわっても良く、また上記構造においてｎ形とｐ形と
がすべて逆転した構造であっても良い。

この後に第４−２図（ｂ）に示されているように、マス
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエッチング保護膜を形成し、光励起ガスエッチングま
たはウェットエッチングにより（111）Ｂ面のゲート側
面34を形成する。

この場合、エッチングによって形成するゲート側面34は
（111）Ｂ面になるので、（111）Ａ面のエッチング速度
が大きく、しかも（111）Ｂ面のエッチング速度の小さ
いエッチング方法を用いる。前記表２に示したエッチン
グ方法において、CCl₃F,PCl₃,SiCl₄またはPOCl₃を用い
た光励起ガスエッチングあるいはヨウ素＋ヨウ化カリウ
ム＋グリセリンなどのウェットエッチングがこれに相当
する。

次に第４−２図（ｃ）に示されているように、MLEによ
り絶縁物層35を形成する。絶縁物層35は、上記基板結晶
30,p層（またはｉ層）31,n^-層32及びn⁺層33の半導体材
料よりも禁制帯幅の大きな半導体材料により形成され、
MIS構造のインシュレータ層の役割をする。このMLEを用
いた場合には、前記表１に示したように（111）Ａ面上
の成長速度は０であり、また（110）上でも０であるの
で、（111）Ｂ面上すなわち側面34上のみ結晶成長させ
ることができる。

この後に第４−２図（ｄ）に示されているように、MO−
CVDにより絶縁物層36を形成し、さらに絶縁物層36の上
にMISゲートの電極材料37を形成する。

この場合、MO−CVDにより（110）面だけに結晶を成長さ
せることができるので、n⁺層33の表面をSiN膜やSiO₂膜
で覆っておけば、MO−CVDにより絶縁物層36を第４−１
図に示した所定の場所にのみ形成することができる。

最後に、絶縁物層38を形成後、ソース，ドレイン及びゲ
ートの電極39を形成し、縦型構造MIS−SITを作製するも
のである。

この第３の実施例によって作製されるトランジスタは、
MO−CVDによってｐ層31及びn^-層32を形成するので、こ
れらの層の膜厚を10Åの単位で制御でき、またｐ層31を
薄くすることによりSITの特性が得られる。

また、ｐ層31の膜厚をさらに薄い数100Å以下で容易に
作製できるのでＳ（ソース）から注入された電子が半導
体の結晶格子に散乱されず熱速度でＤ（ドレイン）に達
する構造のSITを実現できるため、遮断周波数がT Hz
（テラヘルツ:10¹²Hz）のトランジスタを実現すること
ができる。

また、MIS構造のインシュレータ層である絶縁物層35
は、MLEによって均一性の高い超薄膜化した構造が実現
できるので、超高速且つ低消費電力のSITを実現するこ
とができるものである。

さらに、第５−１図は基板結晶面方位として（110）を
用いた場合の本発明による第４の実施例の縦型構造MIS
−SITの構造図を示すものであり、第５−２図は上記縦
型構造を作製するための製造工程を示すものである。

以下、第５−１図に示した縦型構造MIS−SITの構造を、
第５−２図に示した製造工程に基づいて説明する。

第５−２図（ａ）に示されているように、基板結晶40に
はハイドープされたｎ形のn⁺（110）を用いており、ま
ず光励起ガスエッチングまたはウエットエッチングによ
り（111）Ａ面の側面44′を形成する。この場合、エッ
チングにより（111）Ａ面を形成するので、（111）Ｂ面
のエッチング速度が大きく、しかも（111）Ａ面のエッ
チング速度の小さいエッチング方法を用いる。前記表２
に示したエッチング方法において、Br₂またはCl₂を用い
た光励起ガスエッチング或いはプロムメタノール，リン
酸＋H₂O₂＋水、または硫酸＋H₂O₂＋水などのウェットエ
ッチングがこれに相当する。

次に第５−２図（ｂ）に示されているように、MO−CVD
によりｐ層（またはｉ層）41、n^-層42、n⁺層43を所定膜
厚で形成し、Ｓ（ソース）−Ｄ（ドレイン）間構造を作
製する。

この場合、n^-層42とｐ層（またはｉ層）41との場所が入
れかわっても良く、また上記構造においてｎ形とｐ形と
がすべて逆転した構造であっても良い。

この後に第５−２図（ｃ）に示されているように、マス
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエッチング保護膜を形成し、光励起ガスエッチングま
たはウェットエッチングにより（111）Ｂ面ゲート側面4
4を形成する。

次に第５−２図（ｄ）に示されているように、MLEによ
り絶縁物層45を形成する。この絶縁物層45は、基板結晶
40,p層（またはｉ層）41,n^-層42及びn⁺層43の半導体材
料よりも禁制帯幅の大きな半導体材料により形成され、
MIS構造のインシュレータ層の役割をする。MLEを用いた
場合には、前記表１に示したように（111）Ａ面及び（1
10）面上で成長速度は０であるから、（111）Ｂ面上す
なわち側面44上にのみ結晶成長させることができる。

この後に第５−２図（ｅ）に示されているように、MO−
CVDにより絶縁物層46を形成し、さらに絶縁物層46の上
にMISゲートの電極材料47を形成する。

この場合、MO−CVDにより（110）面だけに結晶を成長さ
せることができるので、n⁺層43の表面をSiN膜やSiO₂膜
で覆っておけば、MO−CVDにより絶縁物層46を第５−１
図に示した所定の場所にのみ形成することができる。

最後に、第５−１図に示したように、絶縁物層48を形成
後、ソース，ドレイン及びゲートの電極49を形成し、縦
型構造MIS−SITを作製するものである。

この第４の実施例によって作製されるトランジスタは、
MO−CVDによってｐ層41及びn^-層42を形成するので、こ
れらの層の膜厚を10Åの単位で制御でき、またｐ層41を
薄くすることによりSITの特性が得られる。

また、ｐ層41の膜厚をさらに薄い数100Å以下で容易に
作製できるので、Ｓ（ソース）から注入された電子が半
導体の結晶格子に散乱されず、熱速度でＤ（ドレイン）
に達する構造のSITを実現できるため、遮断周波数がT H
z（テラヘルツ:10¹²Hz）のトランジスタを実現すること
ができる。

また、MIS構造のインシュレータ層である絶縁物層45
は、MLEによって均一性の高い超薄膜化した構造が実現
できるので、超高速且つ低消費電力のSITを実現するこ
とができる。

そして、第６図は基板結晶としてSemi−Insulating（S.
I.:半絶縁性基板）を用いた場合の本発明による第５の
実施例の縦型構造MIS−SITの構造を示したものであり、
この構造は第２−１図の構造において基板結晶にS.I.基
板を用いることでＧ（ゲート）の浮遊容量を極限まで減
らしたものである。

図示されているように、基板結晶50にはS.I.の（111）
Ｂ面を用いている。

まず、前記MLEによりn⁺層51,p層（またはｉ層）11,n^-層
12,n⁺層13を所定の膜厚で形成し、Ｓ（ソース）−Ｄ
（ドレイン）間構造を作製する。

この場合、n^-層12とｐ層（またはｉ層）11との場所が入
れかわっても良く、また前記構造においてｎ形とｐ形と
がすべて逆転した構造であっても良い。

この後に、マスクパターンによりエッチング保護膜を形
成し、（111）Ａ面のゲート側面14を形成する。この（1
11）Ａ面のゲート側面14を形成するには、前記表２にお
いて、Br₂またはCl₂を用いた光励起ガスエッチング，或
いはブロムメタノール，リン酸＋H₂O₂＋水または硫酸＋
H₂O₂＋水などのウェットエッチングのエッチング方法を
用いる。

次に、前記MO−CVDにより絶縁物層15を側面14上のみに
形成する。この絶縁物層15は、MIS構造のインシュレー
タ層の役割をする。

この後に、MLEにより絶縁物層16を形成する。

この後MISゲートの電極材料17を形成し、さらにマスク
パターンによりエッチング保護膜を形成し、ソース（ま
たはドレイン）領域を形成するため、エッチングにより
n⁺層51を表面に露出させる。

その後に、絶縁物層18を形成し、ソース，ドレイン及び
ゲートの電極19を形成し、基板結晶としてSemi−Insula
ting（S.I.:半絶縁性基板）を用いた場合の本発明によ
る縦型構造MIS−SITを作製する。

この第５の実施例によって作製されるトランジスタは、
MLEによってｐ層11及びn^-層12を形成するので、これら
の層の膜厚を単分子層の単位で精密に制御でき、また、
MIS構造のインシュレータ層である絶縁物層15はMO−CVD
によって均一性の高い超薄膜化した構造が実現でき、さ
らにゲート電極材料17と基板結晶50との間の容量は基板
結晶が半絶縁性であるために極限まで小さくすることが
できるので、T Hz（テラヘルツ:10¹²Hz）帯で動作する
縦型MIS−SITを実現することができる。

また、第６図に示したように基板結晶に半絶縁性の結晶
を用いる方法は第３−１図、第４−１図及び第５−１図
に示した半導体デバイスの構造においても適応すること
ができる。

この場合、半導体の材料としては、基板結晶にGaAsを用
い、Ｓ（ソース）−Ｄ（ドレイン）構造にGaAsを、MIS
構造のインシュレータ層にAl_xGa_1-xAsを用いる。

また基板結晶にInPを用い、Ｓ（ソース）−Ｄ（ドレイ
ン）構造をGa_xIn_1-xAs、MIS構造のインシュレータ層にA
l_xIn_1-xAsを用いることもできる。

以上のように、Al_xGa_1-xAs/GaAs及びAl_xIn_1-xAs/Ga_xIn
_1-xAs/InPの組合わせの他に、Ga_xIn_1-xP/GaAs、Ga_xIn
_1-xAs_yP_1-y/InP、Ga_xIn_1-xP/InP、Al_xGa_1-xP/GaP、InAs
_ySb_1-y/InAsなどのヘテロ構造を利用した縦型構造MIS−
SITを実現することが可能である。

〔発明の効果〕

以上述べたように、本発明の半導体装置及びその製造方
法によれば、超高速で動作し、且つ低消費電力の縦型構
造MIS−SITを提供することができるという、極めて優れ
た効果を発揮する。

【図面の簡単な説明】第１図（ａ）（ｂ）は本発明の半導体デバイスとしての
縦型構造MIS−SITの概念図、第２−１図は本発明の半導体デバイスとしての縦型構造
MIS−SITの第１の実施例を示す構造図、第２−２図は本
発明の第１の実施例の製造工程を示し、（ａ）はMLEに
よるエピタキシャル成長の説明図、（ｂ）はエッチング
の説明図、（ｃ）はMO−CVDによるエピタキシャル成長
の説明図、（ｄ）はMLE及びゲート電極形成の説明図、第３−１図は本発明の半導体デバイスとしての縦型構造
MIS−SITの第２の実施例を示す構造図、第３−２図は本
発明の第２の実施例の製造工程を示し、（ａ）はMO−CV
Dによるエピタキシャル成長の説明図、（ｂ）はエッチ
ングの説明図、（ｃ）はMLEによるエピタキシャル成長
の説明図、（ｄ）はMO−CVD及びゲート電極形成の説明
図、第４−１図は本発明の半導体デバイスとしての縦型構造
MIS−SITの第３の実施例を示す構造図、第４−２図は本
発明の第３の実施例の製造工程を示し、（ａ）はMO−CV
Dによるエピタキシャル成長の説明図、（ｂ）はエッチ
ングの説明図、（ｃ）はMLEによるエピタキシャル成長
の説明図、（ｄ）はMO−CVD及びゲート電極形成の説明
図、第５−１図は本発明の半導体デバイスとしての縦型構造
MIS−SITの第４の実施例を示す構造図、第５−２図は本
発明の第４の実施例の製造工程を示し、（ａ）はエッチ
ングの説明図、（ｂ）はMO−CVDによるエピタキシャル
成長の説明図、（ｃ）はエッチングの説明図、（ｄ）は
MLEによるエピタキシャル成長の説明図、（ｅ）はMO−C
VD及びゲート電極形成の説明図、第６図は本発明の半導体デバイスとしての縦型構造MIS
−SITの第５の実施例を示す構造図である。 10,20,30,40,50……基板結晶;11〜13,21〜23,31〜33,41
〜43……Ｓ（ソース）−Ｄ（ドレイン）間構造;51……
ソース領域;14,24,34,44……ゲート側面;15,25,35,45…
…絶縁物層;16,26,36,46……絶縁物層;17,27,37,47……
MISゲート電極材料;18,28,38,48……絶縁物層;19,29,3
9,49……ソース、ドレイン及びゲート電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者倉林徹宮城県仙台市太白区八木山南１丁目９―23 松屋南八木山203 (56)参考文献特開昭59−18678（ＪＰ，Ａ) 特開昭56−104474（ＪＰ，Ａ) 特開昭60−226185（ＪＰ，Ａ) 特開昭60−101974（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】基板結晶上にMO−CVDあるいは分子層エピ
タキシー（MLE）により少なくとも２つの異なる導電型
の半導体領域をエピタキシャル成長しソース・ドレイン
間構造を形成する第１の製造工程と、上記ソース・ドレイン間構造の半導体領域に異方性エッ
チングによって（111）Ａ面もしくは（111）Ｂ面のゲー
ト側面を形成する第２の製造工程と、上記ゲート側面上に、（111）Ａ面上にはMO−CVDによ
り、（111）Ｂ面上にはMLEにより、選択的にゲート部を
構成する絶縁物層をエピタキシャル成長させる第３の製
造工程とからなることを特徴とする、半導体デバイスの
製造方法。
【請求項２】前記第１の製造工程に高不純物密度の基板
結晶をソース領域（またはドレイン領域）として用い、
第３の製造工程においてエピタキシャル成長させるゲー
ト部を構成する電極層と上記ソース領域との間に、（11
1）Ａ面或いは（110）面上にはMO−CVDにより、（111）
Ｂ面上にはMLEにより、選択的に絶縁層をエピタキシャ
ル成長させて形成するようにしたことを特徴とする、請
求項１記載の半導体デバイスの製造方法。
【請求項３】前記第１の製造工程に半絶縁性の基板結晶
を用い、ソース領域を形成する高不純物密度の半導体層
を露出させる工程を含むことを特徴とする、請求項１記
載の半導体デバイスの製造方法。
【請求項４】前記基板結晶の面方位が（111）A,（111）
Ｂ及び（110）のうちのいずれかであることを特徴とす
る、請求項１乃至請求項３のいずれかに記載の半導体デ
バイスの製造方法。
【請求項５】エピタキシャル成長を行うための基板結晶
上にソース・ドレイン間構造として形成された少なくと
もそれぞれ異なる二つの導電型の層が積層された薄膜で
あって電子の平均自由行程より短いチャネルを構成する
半導体領域と、上記基板結晶上のソース・ドレイン間構造を異方性エッ
チングにより形成した（111）Ａ面のゲート側面と（11
1）Ｂ面の基板結晶の露出面であって、上記（111）Ａ面のゲート側面にMO−CVDにより形成した
ゲート部を構成する絶縁物層と、上記（111）Ｂ面の基板結晶の露出面にMLEにより形成し
た絶縁層と、この（111）Ｂ面の絶縁層と上記（111）Ａ面のゲート部
を構成する絶縁物層の両方に形成したゲート電極層とを
備えた、半導体デバイス。
【請求項６】エピタキシャル成長を行うための基板結晶
上にソース・ドレイン間構造として形成された少なくと
もそれぞれ異なる二つの導電型の層が積層された薄膜で
あって電子の平均自由行程より短いチャネルを構成する
半導体領域と、上記基板結晶上のソース・ドレイン間構造を異方性エッ
チングにより形成した（111）Ｂ面のゲート側面と（11
1）Ａ面の基板結晶の露出面であって、上記（111）Ａ面の基板結晶の露出面にMO−CVDにより形
成した絶縁層と、上記（111）Ｂ面のゲート側面にMLEにより形成したゲー
ト部を構成する絶縁物層と、上記（111）Ａ面の絶縁層と上記（111）Ｂ面のゲート部
を構成する絶縁物層の両方に形成したゲート電極層とを
備えた、半導体デバイス。
【請求項７】エピタキシャル成長を行うための基板結晶
上にソース・ドレイン間構造として形成された少なくと
もそれぞれ異なる二つの導電型の層が積層された薄膜で
あって電子の平均自由行程より短いチャネルを構成する
半導体領域と、上記基板結晶上のソース・ドレイン間構造を異方性エッ
チングにより形成した（111）Ｂ面のゲート側面と（11
0）面の基板結晶の露出面であって、上記（110）面の基板結晶の露出面にMO−CVDにより形成
した絶縁層と、上記（111）Ｂ面のゲート側面にMLEにより形成したゲー
ト部を構成する絶縁物層と、上記（110）面の絶縁層と上記（111）Ｂ面のゲート部を
構成する絶縁物層の両方に形成したゲート電極層とを備
えた、半導体デバイス。
【請求項８】前記基板結晶上にMO−CVDあるいはMLEによ
って形成される半導体領域がGaAs、InP、GaP及びInAsの
うちのいずれかであり、上記MO−CVDあるいはMLEによっ
て形成されるゲート部を構成する絶縁物層がGa_xIn
_1-xP、Ga_xIn_1-xAs_yP_1-y、Ga_xIn_1-xP、Al_xGa_1-xP及びInA
s_ySb_1-y（０≦ｘ≦1,0≦ｙ≦１）のうちのいずれかであ
ることを特徴とする、請求項５乃至請求項７のいずれか
に記載の半導体デバイス。