JPH0482275A - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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- JPH0482275A JPH0482275A JP2020608A JP2060890A JPH0482275A JP H0482275 A JPH0482275 A JP H0482275A JP 2020608 A JP2020608 A JP 2020608A JP 2060890 A JP2060890 A JP 2060890A JP H0482275 A JPH0482275 A JP H0482275A
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- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は、半導体デバイス及びその製造方法に係り、特
に極めて高速に動作する静電誘導トランジスタの新規な
構造と、その製造方法に関するものである。
に極めて高速に動作する静電誘導トランジスタの新規な
構造と、その製造方法に関するものである。
（従来の技術〕
従来、電界効果トランジスタは接合型及びＭＩＳ （Ｍ
ｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ）型のものが知られており、いずれの型において
もドレイン電流がドレイン電圧の増加に対して次第に飽
和する飽和型の電流・電圧特性を示している。
ｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ）型のものが知られており、いずれの型において
もドレイン電流がドレイン電圧の増加に対して次第に飽
和する飽和型の電流・電圧特性を示している。
一方、ドレイン電流がドレイン電圧の増加と共に増加し
続ける静１を誘導電界効果トランジスタ（以下、ＳＩＴ
と称す）が創作され、特公昭５２−６０７６号公報の「
電界効果トランジスタ」及び特公昭５２−１７７２０号
公報の［電界効果トランジスタ」において報告されてい
る。
続ける静１を誘導電界効果トランジスタ（以下、ＳＩＴ
と称す）が創作され、特公昭５２−６０７６号公報の「
電界効果トランジスタ」及び特公昭５２−１７７２０号
公報の［電界効果トランジスタ」において報告されてい
る。
このＳＩＴは、電界効果トランジスタ（以下、ＦＥＴと
称す）に対して大電力、高耐圧、大電流低歪、低維音、
低消費電力、高速動作等のいずれの面においても優れて
おり、その温度特性も含めて従来のバイポーラトランジ
スタ、ＦＥＴに比べて非常に優れている。
称す）に対して大電力、高耐圧、大電流低歪、低維音、
低消費電力、高速動作等のいずれの面においても優れて
おり、その温度特性も含めて従来のバイポーラトランジ
スタ、ＦＥＴに比べて非常に優れている。
したがって、個別素子として、また集積回路用素子とし
ての優秀さは既に実証され、現在各方面に新たな応用分
野を切り開いている。
ての優秀さは既に実証され、現在各方面に新たな応用分
野を切り開いている。
ところで、上記ＳＩＴにおいて論理ゲートを構成するた
めには、ゲートにバイアスを加えない状態で電流の流れ
のないノーマリ・オフ型のＳＩＴが適しているが、ｐｎ
接合ゲートを用いたノーマリ・オフ型のＳＩＴでは、ゲ
ートを順にバイアスしていくため、わずかながら少数キ
ャリアの注入があり、この少数キャリアの蓄積効果が高
速動作を困難にしているという問題があった。
めには、ゲートにバイアスを加えない状態で電流の流れ
のないノーマリ・オフ型のＳＩＴが適しているが、ｐｎ
接合ゲートを用いたノーマリ・オフ型のＳＩＴでは、ゲ
ートを順にバイアスしていくため、わずかながら少数キ
ャリアの注入があり、この少数キャリアの蓄積効果が高
速動作を困難にしているという問題があった。
上述のような課題に鑑み、本発明の目的は、ＭＩｓ−３
ＩＴを縦型構造にしてソース・ドレイン間距離を短くし
、超高速動作させることができる半導体デバイス及びそ
の製造方法を従供することにある。
ＩＴを縦型構造にしてソース・ドレイン間距離を短くし
、超高速動作させることができる半導体デバイス及びそ
の製造方法を従供することにある。
〔課題を解決するための手段］
上記目的は、本発明の半導体デバイスの製造方法によれ
ば、基板結晶上にＭＯ−ＣＶＤあるいは分子層エピタキ
シー（ＭＬＥ）により少なくとも２つの異なる導電型の
半導体領域をエピタキシャル成長しソース・ドレイン間
構造を形成する第１の製造工程と、上記ソース・ドレイ
ン間構造の半導体領域にエツチングによって（１１１）
Ａ面もしくは（１１１）Ｂ面のゲート側面を形成する第
２の製造工程と、上記ゲート側面上にＭＯ−ＣＶＤある
いはＭＬＥによりゲート部を構成する半導体領域をエピ
タキシャル成長させる第３の製造工程とからなることに
より、達成される。
ば、基板結晶上にＭＯ−ＣＶＤあるいは分子層エピタキ
シー（ＭＬＥ）により少なくとも２つの異なる導電型の
半導体領域をエピタキシャル成長しソース・ドレイン間
構造を形成する第１の製造工程と、上記ソース・ドレイ
ン間構造の半導体領域にエツチングによって（１１１）
Ａ面もしくは（１１１）Ｂ面のゲート側面を形成する第
２の製造工程と、上記ゲート側面上にＭＯ−ＣＶＤある
いはＭＬＥによりゲート部を構成する半導体領域をエピ
タキシャル成長させる第３の製造工程とからなることに
より、達成される。
また、本発明の半導体デバイスによれば、エピタキシャ
ル成長を行うための基板結晶と、この基板結晶上にＭＯ
−ＣＶＤあるいはＭＬＥによりエピタキシャル成長しソ
ース・ドレイン間構造に形成された少なくとも２つの異
なる導電型の半導体領域と、このソース・ドレイン間構
造の半導体領域にエンチングによって形成される（１１
１）Ａ面もしくは（１１１） Ｂ面のゲート側面と、こ
のゲート側面にＭＯ−ＣＶＤあるいはＭＬＥによりエピ
タキシャル成長されるゲート部を構成する半導体領域と
からなることにより、達成される。
ル成長を行うための基板結晶と、この基板結晶上にＭＯ
−ＣＶＤあるいはＭＬＥによりエピタキシャル成長しソ
ース・ドレイン間構造に形成された少なくとも２つの異
なる導電型の半導体領域と、このソース・ドレイン間構
造の半導体領域にエンチングによって形成される（１１
１）Ａ面もしくは（１１１） Ｂ面のゲート側面と、こ
のゲート側面にＭＯ−ＣＶＤあるいはＭＬＥによりエピ
タキシャル成長されるゲート部を構成する半導体領域と
からなることにより、達成される。
［作 用〕
上記構成によれば、本半導体デバイスは上記ＭＬＥによ
って２層及びｎ−層を形成するので、これらの層の膜厚
を単分子層の単位で精密に制御でき、２層を薄くするこ
とによりＳＩＴの特性が得られる。
って２層及びｎ−層を形成するので、これらの層の膜厚
を単分子層の単位で精密に制御でき、２層を薄くするこ
とによりＳＩＴの特性が得られる。
また、本半導体デバイスにおいては、チャフル長が電子
の平均自由工程以下で作製されており、ソース電極から
注入された電子は、結晶格子により散乱されず走行する
ことになるので、高速動作を実現することができる。
の平均自由工程以下で作製されており、ソース電極から
注入された電子は、結晶格子により散乱されず走行する
ことになるので、高速動作を実現することができる。
さらに、上記ＭＬＥを用いているので、数人の構造のも
のまで実現することができる。
のまで実現することができる。
そして、ＭＩＳ構造のインシュレータ層である絶縁物層
は、上記ＭＯ−ＣＶＤによって均一性の高い超ｙｌ膜化
した構造が実現できるので、超筒速且つ低消費電力のＳ
ＩＴを実現することができる。
は、上記ＭＯ−ＣＶＤによって均一性の高い超ｙｌ膜化
した構造が実現できるので、超筒速且つ低消費電力のＳ
ＩＴを実現することができる。
［実施例］
以下、本発明の半導体デバイス及びその製造方法の実施
例を添付図面に基づいて詳述する。
例を添付図面に基づいて詳述する。
まず、第１図は本発明の半導体デバイスとしての縦型構
造Ｍｉｓ−５ＩＴの概念図を示すものである。
造Ｍｉｓ−５ＩＴの概念図を示すものである。
この図において、（ａ）は空乏層型の縦型ＭＩＳ−５Ｉ
Ｔであり、ゲート電極３に印加する電圧により空乏層７
の広がりを制御する構造を示している。
Ｔであり、ゲート電極３に印加する電圧により空乏層７
の広がりを制御する構造を示している。
また、（ｂ）は反転層型の縦型ＭＩＳ−ＳＩＴであり、
ゲート電極３に印加する電圧により反転層８の広がりを
制御する構造を示している。
ゲート電極３に印加する電圧により反転層８の広がりを
制御する構造を示している。
さらに図中、１．２．３はそれぞれソース ドレイン及
びゲートの電極を示しており、１°はｎ゛層、２°はｎ
゛層、４はｎ−あるいはｉ層、５は絶縁膜、６は絶縁物
を示している。
びゲートの電極を示しており、１°はｎ゛層、２°はｎ
゛層、４はｎ−あるいはｉ層、５は絶縁膜、６は絶縁物
を示している。
どちらの構造の場合にも、ソース電極１から注入された
電子は、絶縁Ｍ５を介したゲート電極３に印加される電
圧によって形成されるソース電極１とドレイン電極２と
の間の電位の山によって、その走行が制御される。
電子は、絶縁Ｍ５を介したゲート電極３に印加される電
圧によって形成されるソース電極１とドレイン電極２と
の間の電位の山によって、その走行が制御される。
前述の構造の半導体デバイスにおいては、チャネル長が
電子の平均自由工程以下で作製されており、ソース電極
１から注入された電子は、結晶格子により散乱されず走
行することになるので高速動作を実現することができる
。
電子の平均自由工程以下で作製されており、ソース電極
１から注入された電子は、結晶格子により散乱されず走
行することになるので高速動作を実現することができる
。
次に、第１図に示した半導体デバイスを実現するための
製造方法について述べる。
製造方法について述べる。
この製造方法には、結晶成長法としてＭＯ−ＣＶ Ｄ
（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）及び分子層エピタキ
シー（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｅｐｉｔａｘ
ｙ：以下、ＭＬＥと称す）を用い、ゲート側面の形成法
として光励起ガスエツチングまたはウェットエツチング
を用いる。
（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）及び分子層エピタキ
シー（Ｍｏｌｅｃｕｌａｒ Ｌａｙｅｒ Ｅｐｉｔａｘ
ｙ：以下、ＭＬＥと称す）を用い、ゲート側面の形成法
として光励起ガスエツチングまたはウェットエツチング
を用いる。
上記ＭＯ−ＣＶＤは、■族元素の有機金属ガスと■族元
素の水素化物との両者を、Ｈ２をキャリアガスとして基
板結晶上に同時に供給し、減圧もしくは常圧の反応管中
で結晶成長させる方法である９この方法の場合、基板と
して用いるせん亜鉛鉱型結晶の（ＩＩＩ）Ａ面上で最も
成長速度が大きくなり、（ｌ ｌ ｌ） ８面上には全
く成長が起こらなかった。
素の水素化物との両者を、Ｈ２をキャリアガスとして基
板結晶上に同時に供給し、減圧もしくは常圧の反応管中
で結晶成長させる方法である９この方法の場合、基板と
して用いるせん亜鉛鉱型結晶の（ＩＩＩ）Ａ面上で最も
成長速度が大きくなり、（ｌ ｌ ｌ） ８面上には全
く成長が起こらなかった。
また、上記ＭＣ）−ＣＶＤは膜厚制御性に優れ、１０人
程度の膜厚制御性を有している。
程度の膜厚制御性を有している。
一方、上記ＭＬＥは、■族元素の有機金属ガスと■族元
素の水素化物ガスとを真空中で加熱された基板結晶上に
交互に導入し、結晶を単分子層ずつ成長させる方法であ
り、たとえば西澤潤−他の論文［Ｊ、Ｎ１５ｈｉｚａｉ
＋ａ、 Ｈ，Ａｂｅ ａｎｄ Ｔ、 Ｋｕｒａｂａｙａ
ｓｈｉ；Ｊ、 ＥＩｅｃｔｒｏｃｈｅａ＋、 Ｓｏｃ、
１３２（１９８５） １１９７〜１２００）に報告さ
れている。
素の水素化物ガスとを真空中で加熱された基板結晶上に
交互に導入し、結晶を単分子層ずつ成長させる方法であ
り、たとえば西澤潤−他の論文［Ｊ、Ｎ１５ｈｉｚａｉ
＋ａ、 Ｈ，Ａｂｅ ａｎｄ Ｔ、 Ｋｕｒａｂａｙａ
ｓｈｉ；Ｊ、 ＥＩｅｃｔｒｏｃｈｅａ＋、 Ｓｏｃ、
１３２（１９８５） １１９７〜１２００）に報告さ
れている。
この方法は、化合物ガスの吸着及び表面反応を利用し、
■族化合物ガスと■族化合物ガスとの１回ずつの導入で
単分子膜成長層を得ることができる。
■族化合物ガスと■族化合物ガスとの１回ずつの導入で
単分子膜成長層を得ることができる。
このＭＬＥによる結晶成長では、基板として上記せん亜
鉛鉱型結晶を用いた場合、（ＩＩＩ）Ａ面上及び（１１
０）面上では全く成長が起こらず、（ｌ Ｉ ｌ） ８
面上及び（＋００）上で単分子層ずつの成長が可能であ
った。
鉛鉱型結晶を用いた場合、（ＩＩＩ）Ａ面上及び（１１
０）面上では全く成長が起こらず、（ｌ Ｉ ｌ） ８
面上及び（＋００）上で単分子層ずつの成長が可能であ
った。
これらＭＯ−ＣＶＤとＭＬＥとによる結晶成長の異方性
を下記第１表に示す。
を下記第１表に示す。
勇」二表
ＭＣ）−ＣＶＤ及びＭＬＥによる結晶成長の異方性Ｒ７
１１１□は（１１１） Ｂ上の成長速度、ＲｆＩＩＩＩ
Ａは（１１１）Ａ上の成長速度を表す。
１１１□は（１１１） Ｂ上の成長速度、ＲｆＩＩＩＩ
Ａは（１１１）Ａ上の成長速度を表す。
上述のようにゲート側面を形成するエツチングの手法と
して用いたのは、光励起ガスエツチング法とウェットエ
ツチング法である。
して用いたのは、光励起ガスエツチング法とウェットエ
ツチング法である。
光励起ガスエンチング方法は、ＳｉＮやＳｉＯ□膜など
でパターンニングされだせん亜鉛鉱型結晶を真空中で所
定の温度に保ち、Ｂｒｚ、Ｃ１ｚ、 Ｐ Ｃ１２，ＣＣ
ｌ３Ｆなどのガスを所定の分圧になるように導入し、そ
のときに高圧水銀ランプ、エキシマレーザなどの紫外光
を基板結晶上に照射して、結晶の露出した部分をエツチ
ングするものである。
でパターンニングされだせん亜鉛鉱型結晶を真空中で所
定の温度に保ち、Ｂｒｚ、Ｃ１ｚ、 Ｐ Ｃ１２，ＣＣ
ｌ３Ｆなどのガスを所定の分圧になるように導入し、そ
のときに高圧水銀ランプ、エキシマレーザなどの紫外光
を基板結晶上に照射して、結晶の露出した部分をエツチ
ングするものである。
同方法では条件によっては光照射なしでも工。
チングが起こるが、光照射ありなしのいずれの場合にも
（Ｉｌｌ）Ａ面と（］ ｌ ｌ）Ｂ面とでエツチング速
度が大きく異なるのが特徴である。
（Ｉｌｌ）Ａ面と（］ ｌ ｌ）Ｂ面とでエツチング速
度が大きく異なるのが特徴である。
例えばＢｒｚ、 ｃｔ２を用いた場合には、エツチング
レートＲはＲ（ＩＩＩＩＡ＜Ｒ＋＋ｚ＋ｓであり、ＰＣ
ｌ３ＣＣｌ３Ｆを用いた場合にはＲｔ ＋ ＋ ＋ 、
ａ ＞ Ｒｔ ＋ ＋ ＋□である。
レートＲはＲ（ＩＩＩＩＡ＜Ｒ＋＋ｚ＋ｓであり、ＰＣ
ｌ３ＣＣｌ３Ｆを用いた場合にはＲｔ ＋ ＋ ＋ 、
ａ ＞ Ｒｔ ＋ ＋ ＋□である。
一方、ウェットエンチング方法は、ブロムメタノール溶
液、リン酸十過酸化水素士水、ヨウ素十ヨウ化カリウム
＋グリセリン、硫酸十過酸化水素十水などの溶液を用い
る。
液、リン酸十過酸化水素士水、ヨウ素十ヨウ化カリウム
＋グリセリン、硫酸十過酸化水素十水などの溶液を用い
る。
下記第２表は、これらエツチング方法の異方性を示した
ものである。
ものである。
第１表
光励起ガスエツチング及びウェットエツチングによるエ
ツチングの異方性 Ｒ′、１□、は（１１１）Ｂ上のエツチング速度、Ｒ゛
、１□、は（１１１）Ａ上のエンチング速度を表す。
ツチングの異方性 Ｒ′、１□、は（１１１）Ｂ上のエツチング速度、Ｒ゛
、１□、は（１１１）Ａ上のエンチング速度を表す。
以下は、上記結晶成長方法及びエツチング方法を用いた
縦型ＭＩＳ−５ＩＴの試作実施例を示すものである。
縦型ＭＩＳ−５ＩＴの試作実施例を示すものである。
第２−１図は、基板結晶面方位として（ＩＩＩ）Ｂを用
いた場合の本発明による第１の実施例の縦型構造ＭＩＳ
−５ＩＴの構造図を示すものであり、また第２−２図は
この縦型構造ＭＩＳ−３ＩＴを作製するための製造工程
を示している。
いた場合の本発明による第１の実施例の縦型構造ＭＩＳ
−５ＩＴの構造図を示すものであり、また第２−２図は
この縦型構造ＭＩＳ−３ＩＴを作製するための製造工程
を示している。
上記第２−１図に示した縦型構造Ｍ Ｉ Ｓ−３ＩＴの
構造を、第２−２図に示した製造工程に基づいて順に説
明する。
構造を、第２−２図に示した製造工程に基づいて順に説
明する。
まず、第２−２図（ａ）に示されているように、基板結
晶ＩＯには、ハイトープ（高不純物密度）されたｎ形の
ｎ’ （ＩＩＩ）Ｂ面を用い、この基板結晶１０の上
に上記ＭＬＥにより２層（またはｉ層）１１、ｎ−層１
２、ｎ゛層１３を所定の膜厚で順次形成し、Ｓ（ソース
）−Ｄ（ドレイン）間構造を作製する。
晶ＩＯには、ハイトープ（高不純物密度）されたｎ形の
ｎ’ （ＩＩＩ）Ｂ面を用い、この基板結晶１０の上
に上記ＭＬＥにより２層（またはｉ層）１１、ｎ−層１
２、ｎ゛層１３を所定の膜厚で順次形成し、Ｓ（ソース
）−Ｄ（ドレイン）間構造を作製する。
この場合、ｎ−層１２と２層（またはｉ層）１１との場
所が入れかわっても良く、また上記構造においてｎ形と
ｐ形とがすべて逆転した構造であっても良い。
所が入れかわっても良く、また上記構造においてｎ形と
ｐ形とがすべて逆転した構造であっても良い。
この後に第２−２図（ｂ）に示されているように、マス
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエツチング保護膜を形成し、光励起ガスエツチングま
たはウェットエツチングにより（１１１）Ａ面のゲート
側面１４を形成する。
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエツチング保護膜を形成し、光励起ガスエツチングま
たはウェットエツチングにより（１１１）Ａ面のゲート
側面１４を形成する。
この場合、エツチングにより（１１１） Ａ面を形成す
るので、（１１１）Ｂ面のエツチング速度が大きく、し
かも（１１１）Ａ面のエツチング速度の小さいエツチン
グ方法を用いる。前記表２に示したエツチング方法にお
いて、ＢｒｚまたはＣ＋２を用いた光励起ガスエツチン
グ、或いはブロムメタノール、リン酸十〇、Ｏ□十水ま
たは硫酸↑Ｈ，Ｏ□十水などのウェットエツチングがこ
れに相当する。
るので、（１１１）Ｂ面のエツチング速度が大きく、し
かも（１１１）Ａ面のエツチング速度の小さいエツチン
グ方法を用いる。前記表２に示したエツチング方法にお
いて、ＢｒｚまたはＣ＋２を用いた光励起ガスエツチン
グ、或いはブロムメタノール、リン酸十〇、Ｏ□十水ま
たは硫酸↑Ｈ，Ｏ□十水などのウェットエツチングがこ
れに相当する。
次に第２−２図（Ｃ）に示されているように、上記ＭＯ
−ＣＶＤにより絶縁物層１５を形成する。
−ＣＶＤにより絶縁物層１５を形成する。
絶縁物層１５は、上記基板結晶１０．ｐＪｉ（または１
層）１１．ｎ−層１２及びｎ゛層１３の半導体材料より
も禁制帯幅の大きな半導体材料により形成され、ＭＩＳ
構造のインシュレータ層の役割をする。このＭＯ−ＣＶ
Ｄを用いた場合には、前記表１に示したように（１１１
）８面上の成長速度は０であり、また基板表面には（１
１１’）Ｂ面と（１１１）Ａ面のみが露出しているので
、（１１１）Ａ面上のみに結晶成長を行わせることがで
きる。
層）１１．ｎ−層１２及びｎ゛層１３の半導体材料より
も禁制帯幅の大きな半導体材料により形成され、ＭＩＳ
構造のインシュレータ層の役割をする。このＭＯ−ＣＶ
Ｄを用いた場合には、前記表１に示したように（１１１
）８面上の成長速度は０であり、また基板表面には（１
１１’）Ｂ面と（１１１）Ａ面のみが露出しているので
、（１１１）Ａ面上のみに結晶成長を行わせることがで
きる。
この後に第２−２図（ｄ）に示されているように、ＭＬ
Ｅにより絶縁物層１６を形成する。
Ｅにより絶縁物層１６を形成する。
この場合、ＭＬＥにより（１１１）８面上だけに結晶を
成長させることができ、ｎ゛層１３の表面をＳｉＮ膜や
ＳｉｏｚＭで覆っておけばＭＬＥによりＳｉＮ膜やＳｉ
ｎｇ膜上に堆積は起こらない。そして、絶縁物層１６は
、ゲート、電極材料１７と基板結晶１０の間のゲート寄
生容量を軽減する。
成長させることができ、ｎ゛層１３の表面をＳｉＮ膜や
ＳｉｏｚＭで覆っておけばＭＬＥによりＳｉＮ膜やＳｉ
ｎｇ膜上に堆積は起こらない。そして、絶縁物層１６は
、ゲート、電極材料１７と基板結晶１０の間のゲート寄
生容量を軽減する。
また、上記絶縁物層１６を形成後、その上にＭＩｓゲー
トの電極材料１７を形成する。
トの電極材料１７を形成する。
最後に、絶縁物層１８を形成後ソース、ドレイン及びゲ
ート電極１９を形成して、本発明の半導体デバイスとし
て第２−１図に示した縦型構造ＭＩｓ−３ＩＴを作製す
るものである。
ート電極１９を形成して、本発明の半導体デバイスとし
て第２−１図に示した縦型構造ＭＩｓ−３ＩＴを作製す
るものである。
この第１の実施例によって作製されるトランジスタは、
ＭＬＥによって２層１１及びｎ−層１２を形成するので
、これらの層の膜厚を単分子層の単位で精密に制御でき
、２層１１を薄くすることによりＳＩＴの特性が得られ
る。
ＭＬＥによって２層１１及びｎ−層１２を形成するので
、これらの層の膜厚を単分子層の単位で精密に制御でき
、２層１１を薄くすることによりＳＩＴの特性が得られ
る。
また、２層１１の膜厚が数１００Å以下では、Ｓ（ソー
ス）から注入された電子が、半導体の結晶格子に散乱さ
れず熱速度でＤ（ドレイン）に達する。このため、超高
速のトランジスタが実現でき、遮断周波数がＴＨｚ（テ
ラヘルツ：１０１２Ｈｚ）になる。
ス）から注入された電子が、半導体の結晶格子に散乱さ
れず熱速度でＤ（ドレイン）に達する。このため、超高
速のトランジスタが実現でき、遮断周波数がＴＨｚ（テ
ラヘルツ：１０１２Ｈｚ）になる。
さらに、ＭＬＥを用いているので、数人の構造のものま
で実現することができる。
で実現することができる。
そして、ＭＩＳ構造のインシュレータ層である絶縁物１
１１５は、ＭＯ−ＣＶＤによって均一性の高い超Ｔｉｉ
膜化した構造が実現できるので、超高速且つ低消費電力
のＳＩＴを実現することができるものである。
１１５は、ＭＯ−ＣＶＤによって均一性の高い超Ｔｉｉ
膜化した構造が実現できるので、超高速且つ低消費電力
のＳＩＴを実現することができるものである。
次に、第３−１図は基板結晶面方位として（１１１）Ａ
を用いた場合の本発明による第２の実施例の縦型構造Ｍ
ＩＳ−３ＩＴの構造図を示しており、第３−２図は上記
縦型構造を作製するための製造工程を示しでいる。
を用いた場合の本発明による第２の実施例の縦型構造Ｍ
ＩＳ−３ＩＴの構造図を示しており、第３−２図は上記
縦型構造を作製するための製造工程を示しでいる。
以下、第３−１図に示した縦型構造Ｍ Ｉ Ｓ−３ＩＴ
の構造を、第３−２図に示した製造工程に基づいて説明
する。
の構造を、第３−２図に示した製造工程に基づいて説明
する。
まず、第３−２図（ａ）に示されているように、基板結
晶２０には、ハイトープされたｎ形のｎ゛（ＩＩＩ）Ａ
面を用いており、前記ＭＯ−ＣＶＤにより２層（または
ｉ層）２１、ｎ−層２２、ｎ゛層２３を所定の膜厚で形
成し、Ｓ（ソース）−Ｄ（ドレイン）間構造を作製する
。
晶２０には、ハイトープされたｎ形のｎ゛（ＩＩＩ）Ａ
面を用いており、前記ＭＯ−ＣＶＤにより２層（または
ｉ層）２１、ｎ−層２２、ｎ゛層２３を所定の膜厚で形
成し、Ｓ（ソース）−Ｄ（ドレイン）間構造を作製する
。
この場合、ｎ−層２２と２層（またはｉ層）２１との場
所が入れかわっても良く、また上記構造においてｎ形と
ｎ形とがすべて逆転した構造であっても良い。
所が入れかわっても良く、また上記構造においてｎ形と
ｎ形とがすべて逆転した構造であっても良い。
この後に第３−２図（ｂ）に示されているように、マス
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエツチング保護膜を形成し、光励起ガスエツチングま
たはウェットエツチングにより（１１１） Ｂ面のゲー
ト側面２４を形成する。
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエツチング保護膜を形成し、光励起ガスエツチングま
たはウェットエツチングにより（１１１） Ｂ面のゲー
ト側面２４を形成する。
この場合、エツチングにより（１１１） Ｂ面を形成す
るので、（１１１）Ａ面のエツチング速度が大きく、し
かも（１１１）Ｂ面のエツチング速度の小さいエツチン
グ方法を用いる。前記表２に示したエツチング方法にお
いて、ＣＣｌ３Ｆ、 ＰＣｌ３５ｉＣ１４またはＰＯＣ
１＋を用いた光励起ガスエツチングあるいはヨウ素＋ヨ
ウ化カリうムーグリセリンなと゛のウェットエツチング
がこれに相当する。
るので、（１１１）Ａ面のエツチング速度が大きく、し
かも（１１１）Ｂ面のエツチング速度の小さいエツチン
グ方法を用いる。前記表２に示したエツチング方法にお
いて、ＣＣｌ３Ｆ、 ＰＣｌ３５ｉＣ１４またはＰＯＣ
１＋を用いた光励起ガスエツチングあるいはヨウ素＋ヨ
ウ化カリうムーグリセリンなと゛のウェットエツチング
がこれに相当する。
次に第３−２図（Ｃ）に示されているように、ＭＬＥに
より絶縁物層２５を形成する。この絶縁物層２５は、上
記基板結晶２０，２層（または１層）２１．ｎ−層２２
及びｎ′層２３の半導体材料よりも禁制帯幅の大きな半
導体材料により形成され、ＭＩＳ構造のインシュレータ
層の役割をする。ＭＬＥを用いた場合には、前記表１に
示したように（１１１）Ａ面上の成長速度は０であり、
また基板表面には（１１１）Ａと（１１１）Ｂ面のみが
露出しているので（１１１） ８面上のみに結晶成長を
行わせることができる。
より絶縁物層２５を形成する。この絶縁物層２５は、上
記基板結晶２０，２層（または１層）２１．ｎ−層２２
及びｎ′層２３の半導体材料よりも禁制帯幅の大きな半
導体材料により形成され、ＭＩＳ構造のインシュレータ
層の役割をする。ＭＬＥを用いた場合には、前記表１に
示したように（１１１）Ａ面上の成長速度は０であり、
また基板表面には（１１１）Ａと（１１１）Ｂ面のみが
露出しているので（１１１） ８面上のみに結晶成長を
行わせることができる。
この後に第３−２図（ｄ）に示されているように、ＭＯ
−ＣＶＤにより絶縁物層２６を形成し、さらに絶縁物層
２６の上にＭ■Ｓゲートの電極材料２７を形成する。
−ＣＶＤにより絶縁物層２６を形成し、さらに絶縁物層
２６の上にＭ■Ｓゲートの電極材料２７を形成する。
この場合、ＭＯ−ＣＶＤにより（１１１）Ａ面だけに結
晶を成長させることができ〜ｎ゛層２３の表面をＳｉＮ
膜や５ｉＣｈ膜で覆っておけば、ＭＯＣＶＤにより絶縁
物層２６を第３−１図ムこ示したように所定の場所にの
み形成することができる。
晶を成長させることができ〜ｎ゛層２３の表面をＳｉＮ
膜や５ｉＣｈ膜で覆っておけば、ＭＯＣＶＤにより絶縁
物層２６を第３−１図ムこ示したように所定の場所にの
み形成することができる。
最後に、第３−１図に示されているように、絶縁物層２
８を形成後、ソース、ドレイン及びゲートの電極２９を
形成し１．縦型構造Ｍｉｓ−３ＩＴを作製するものであ
る。
８を形成後、ソース、ドレイン及びゲートの電極２９を
形成し１．縦型構造Ｍｉｓ−３ＩＴを作製するものであ
る。
この第２の実施例によって作製されるトランジスタは、
ＭＯ−ＣＶＤによって２層２１及び０層２２を形成する
ので、これらの層の膜厚を１０人の単位で制御でき、ま
た２層２１を薄くすることによりＳＩＴの特性が得られ
る。
ＭＯ−ＣＶＤによって２層２１及び０層２２を形成する
ので、これらの層の膜厚を１０人の単位で制御でき、ま
た２層２１を薄くすることによりＳＩＴの特性が得られ
る。
また、２層２１の膜厚をさらに薄い数１００Å以下で容
易に作製できるのでＳ（ソース）から注入された電子が
、半導体の結晶格子に散乱されず熱速度でＤ（ドレイン
）に達する構造のＳＩＴを実現することができるため、
遮断周波数がＴ）（ｚ（テラヘルツ： １０”Ｈｚ）の
トランジスタを実現することができる。
易に作製できるのでＳ（ソース）から注入された電子が
、半導体の結晶格子に散乱されず熱速度でＤ（ドレイン
）に達する構造のＳＩＴを実現することができるため、
遮断周波数がＴ）（ｚ（テラヘルツ： １０”Ｈｚ）の
トランジスタを実現することができる。
また、ＭＩＳ構造のインシュレータ層である絶縁物１！
’２５は、ＭＬＥによって均一性の高い超薄膜化した構
造が実現できるので、超高速且つ低消費電力のＳＩＴを
実現することができることになる。
’２５は、ＭＬＥによって均一性の高い超薄膜化した構
造が実現できるので、超高速且つ低消費電力のＳＩＴを
実現することができることになる。
また、第４−１図は基板結晶面方位として（１１０）を
用いた場合の本発明による第３の実施例の縦型構造Ｍｉ
ｓ−３ＩＴの構造図を示し、第４２図は上記縦型構造を
作製するための製造工程を示している。
用いた場合の本発明による第３の実施例の縦型構造Ｍｉ
ｓ−３ＩＴの構造図を示し、第４２図は上記縦型構造を
作製するための製造工程を示している。
以下、第４−１図に示した縦型構造Ｍ Ｉ Ｓ−３ＩＴ
の構造を、第４−２図に示した製造工程に基づいて説明
する。
の構造を、第４−２図に示した製造工程に基づいて説明
する。
まず、第４−２図（ａ）に示されているように、基板結
晶３０にはハイトープされたｎ形のｎ゛（１１０）を用
いており、前記ＭＯ−ＣＶＤによりｐ層（またはｉ層）
３１、ｎ−層３２、ｎ゛層３３を所定膜厚で形成し、Ｓ
（ソース）−Ｄ（ドレイン）間構造を作製する。
晶３０にはハイトープされたｎ形のｎ゛（１１０）を用
いており、前記ＭＯ−ＣＶＤによりｐ層（またはｉ層）
３１、ｎ−層３２、ｎ゛層３３を所定膜厚で形成し、Ｓ
（ソース）−Ｄ（ドレイン）間構造を作製する。
この場合、ｎ−層３２と２層（または１層）３１との場
所が入れかわっても良く、また上記構造においてｎ形と
ｐ形とがすべて逆転した構造であっても良い。
所が入れかわっても良く、また上記構造においてｎ形と
ｐ形とがすべて逆転した構造であっても良い。
この後に第４−２図（ｂ）に示されているように、マス
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエツチング保護膜を形成し、光励起ガスエツチングま
たはウェットエツチングにより（１１１）Ｂ面のゲート
側面３４を形成する。
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエツチング保護膜を形成し、光励起ガスエツチングま
たはウェットエツチングにより（１１１）Ｂ面のゲート
側面３４を形成する。
この場合、エツチングによって形成するゲート側面３４
は（１１１） Ｂ面になるので、（１１１）Ａ面のエツ
チング速度が大きく、しかも（１１１）Ｂ面のエツチン
グ速度の小さいエツチング方法を用いる。前記表２ムこ
示したエツチング方法において、ＣＣＩ：ＩＦ、 ＰＣ
Ｉ＋、 ５ｉＣ１４またはＰＯＣＩ：ｌを用いた光励起
ガスエツチングあるいはヨウ素÷ヨウ化カリウム＋グリ
セリンなどのウェットエツチングがこれに相当する。
は（１１１） Ｂ面になるので、（１１１）Ａ面のエツ
チング速度が大きく、しかも（１１１）Ｂ面のエツチン
グ速度の小さいエツチング方法を用いる。前記表２ムこ
示したエツチング方法において、ＣＣＩ：ＩＦ、 ＰＣ
Ｉ＋、 ５ｉＣ１４またはＰＯＣＩ：ｌを用いた光励起
ガスエツチングあるいはヨウ素÷ヨウ化カリウム＋グリ
セリンなどのウェットエツチングがこれに相当する。
次に第４−２図（Ｃ）に示されているように、ＭＬＥに
より絶縁物層３５を形成する。絶縁物層３５は、上記基
板結晶３０．ｐｊ！（または１層）３１、ｎ−層３２及
びｎ゛層３３の半導体材料よりも禁制帯幅の大きな半導
体材料により形成され、ＭＩＳ構造のインシュレータ層
の役割をする。このＭＬＥを用いた場合には、前記表１
に示したように（１１１）Ａ面上の成長速度は０であり
、また（１１０）上でもＯであるので、（１１１）Ｂ面
上すなわち側面３４上のみ結晶成長させることができる
。
より絶縁物層３５を形成する。絶縁物層３５は、上記基
板結晶３０．ｐｊ！（または１層）３１、ｎ−層３２及
びｎ゛層３３の半導体材料よりも禁制帯幅の大きな半導
体材料により形成され、ＭＩＳ構造のインシュレータ層
の役割をする。このＭＬＥを用いた場合には、前記表１
に示したように（１１１）Ａ面上の成長速度は０であり
、また（１１０）上でもＯであるので、（１１１）Ｂ面
上すなわち側面３４上のみ結晶成長させることができる
。
この後に第４−２図（ｄ）に示されているように、ＭＯ
−ＣＶＤにより絶縁物層３６を形成し、さらに絶縁物層
３６の上にＭＩＳゲートの電極材料３７を形成する。
−ＣＶＤにより絶縁物層３６を形成し、さらに絶縁物層
３６の上にＭＩＳゲートの電極材料３７を形成する。
この場合、ＭＯ−ＣＶＤにより（１１０）面だけに結晶
を成長させることができるので、ｎ゛層３３の表面をＳ
ｉＮ膜やＳｉＯ□膜で覆っておけば、ＭＯ−ＣＶＤによ
り絶縁物層３６を第４−１図に示した所定の場所にのみ
形成することができる。
を成長させることができるので、ｎ゛層３３の表面をＳ
ｉＮ膜やＳｉＯ□膜で覆っておけば、ＭＯ−ＣＶＤによ
り絶縁物層３６を第４−１図に示した所定の場所にのみ
形成することができる。
最後に、絶縁物層３８を形成後、ソース、ドレイン及び
ゲートの電極３９を形成し、縦型構造ＭＩｓ−ＳＩＴを
作製するものである。
ゲートの電極３９を形成し、縦型構造ＭＩｓ−ＳＩＴを
作製するものである。
この第３の実施例によって作製されるトランジスタは、
ＭＯ−ＣＶＤによって２層３１及び０層３２を形成する
ので、これらの層の膜厚を１０人の単位で制御でき、ま
た２層３１を薄くすることによりＳＩＴの特性が得られ
る。
ＭＯ−ＣＶＤによって２層３１及び０層３２を形成する
ので、これらの層の膜厚を１０人の単位で制御でき、ま
た２層３１を薄くすることによりＳＩＴの特性が得られ
る。
また、９層３】の膜厚をさらに薄い数１００Å以下で容
易に作製できるのでＳ（ソース）から注入された電子が
半導体の結晶格子に散乱されず熱速度でＤ（ドレイン）
に達する構造のＳＩＴを実現できるため、遮断周波数が
ＴＨｚ（テラヘルツ：１０”Ｈｚ）のトランジスタを実
現することができる。
易に作製できるのでＳ（ソース）から注入された電子が
半導体の結晶格子に散乱されず熱速度でＤ（ドレイン）
に達する構造のＳＩＴを実現できるため、遮断周波数が
ＴＨｚ（テラヘルツ：１０”Ｈｚ）のトランジスタを実
現することができる。
また、ＭＩＳ構造のインシュレータ層である絶縁物層３
５は、ＭＬＥによって均一性の高い超薄膜化した構造が
実現できるので、超高速且つ低消費電力のＳＩＴを実現
することができるものである。
５は、ＭＬＥによって均一性の高い超薄膜化した構造が
実現できるので、超高速且つ低消費電力のＳＩＴを実現
することができるものである。
さらに、第５−１図は基板結晶面方位として（１１０）
を用いた場合の本発明による第４の実施例の縦型構造Ｍ
ＩＳ−５ＩＴの構造図を示すものであり、第５−２図は
上記縦型構造を作製するための製造工程を示すものであ
る。
を用いた場合の本発明による第４の実施例の縦型構造Ｍ
ＩＳ−５ＩＴの構造図を示すものであり、第５−２図は
上記縦型構造を作製するための製造工程を示すものであ
る。
以下、第５−１図に示した縦型構造Ｍ Ｉ Ｓ−５ＩＴ
の構造を、第５−２図に示した製造工程に基づいて説明
する。
の構造を、第５−２図に示した製造工程に基づいて説明
する。
第５−２図（ａ）に示されているように、基板結晶４０
にはハイトープされたｎ形のｎ’（１１０）を用いてお
り、まず光励起ガスエツチングまたはウェットエツチン
グにより（１１１）Ａ面の側面４４°を形成する。この
場合、エツチングにより（１１１） Ａ面を形成するの
で、（１１１）Ｂ面のエツチング速度が大きく、しかも
（１１１）Ａ面のエツチング速度の小さいエツチング方
法を用いる。前記表２に示したエツチング方法において
、ＢｒｚまたはＣ１，を用いた光励起ガスエツチング或
いはブロムメタノール、リン酸士Ｈ２Ｏｚ士水、または
硫酸十Ｈ２ｏ２−＋−水などのウェットエツチングがこ
れに相当する。
にはハイトープされたｎ形のｎ’（１１０）を用いてお
り、まず光励起ガスエツチングまたはウェットエツチン
グにより（１１１）Ａ面の側面４４°を形成する。この
場合、エツチングにより（１１１） Ａ面を形成するの
で、（１１１）Ｂ面のエツチング速度が大きく、しかも
（１１１）Ａ面のエツチング速度の小さいエツチング方
法を用いる。前記表２に示したエツチング方法において
、ＢｒｚまたはＣ１，を用いた光励起ガスエツチング或
いはブロムメタノール、リン酸士Ｈ２Ｏｚ士水、または
硫酸十Ｈ２ｏ２−＋−水などのウェットエツチングがこ
れに相当する。
次に第５−２図（ｂ）！二示されているように、ＭＯ−
ＣＶＤにより２層（またはｉ層）４１．０層４２、ｎ゛
層４３を所定膜厚で形成し、Ｓ（ソース）−Ｄ（ドレイ
ン）間構造を作製する。
ＣＶＤにより２層（またはｉ層）４１．０層４２、ｎ゛
層４３を所定膜厚で形成し、Ｓ（ソース）−Ｄ（ドレイ
ン）間構造を作製する。
この場合、ｎ−層４２と２層（または１層）４１との場
所が入れかわっても良く、また上記構造においてｎ形と
ｐ形とがすべて逆転した構造であっても良い。
所が入れかわっても良く、また上記構造においてｎ形と
ｐ形とがすべて逆転した構造であっても良い。
この後に第５−２図（Ｃ）に示されているように、マス
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエツチング保護膜を形成し、光励起ガスエツチングま
たはウェットエツチングにより（１１１） Ｂ面ゲート
側面４４を形成する。
クパターンによりＤ（ドレイン）またはＳ（ソース）上
にエツチング保護膜を形成し、光励起ガスエツチングま
たはウェットエツチングにより（１１１） Ｂ面ゲート
側面４４を形成する。
この場合、エツチングにより（１１］） Ｂ面を形成す
るので、（１１１）Ａ面のエツチング速度が太き（、し
かも（１１１） Ｂ面のエツチング速度の小さいエツチ
ング方法を用いる。前記表２に示したエツチング方法に
おいて、ＣＣＩ、Ｆ、 ＰＣＩ。
るので、（１１１）Ａ面のエツチング速度が太き（、し
かも（１１１） Ｂ面のエツチング速度の小さいエツチ
ング方法を用いる。前記表２に示したエツチング方法に
おいて、ＣＣＩ、Ｆ、 ＰＣＩ。
Ｓ＋Ｃ１ａ またはＰＯＣｌ 、を用いた光励起ガスエ
ツチングあるいはヨウ素ニヨウ化カリウム＋グリセリン
なと′のウェットエツチングがこれムこ相当する。
ツチングあるいはヨウ素ニヨウ化カリウム＋グリセリン
なと′のウェットエツチングがこれムこ相当する。
次に第５−２図（ｄ）に示されているように、ＭＬＥに
より絶縁物層４５を形成する。この絶縁物層４５は、基
板結晶４０．ｐＪ！（またはｉ Ｆ！ ）４１、ローＪ
ｉ４２及びｎ゛層４３の半導体材料よりも禁制帯幅の大
きな半導体材料により形成され、ＭＩＳ構造のインシュ
レータ層の役割をする。ＭＬＥを用いた場合には、前記
表１に示したように（１１１）Ａ面及び（１１０）面上
で成長速度は０であるから、（１１１）８面上すなわち
側面４４上にのみ結晶成長させることができる。
より絶縁物層４５を形成する。この絶縁物層４５は、基
板結晶４０．ｐＪ！（またはｉ Ｆ！ ）４１、ローＪ
ｉ４２及びｎ゛層４３の半導体材料よりも禁制帯幅の大
きな半導体材料により形成され、ＭＩＳ構造のインシュ
レータ層の役割をする。ＭＬＥを用いた場合には、前記
表１に示したように（１１１）Ａ面及び（１１０）面上
で成長速度は０であるから、（１１１）８面上すなわち
側面４４上にのみ結晶成長させることができる。
この後に第５−２図（ｅ）に示されているように、ＭＯ
−ＣＶＤにより絶縁物層４６を形成し、さらに絶縁物層
４６の上にＭＩＳゲートの電極材料４７を形成する。
−ＣＶＤにより絶縁物層４６を形成し、さらに絶縁物層
４６の上にＭＩＳゲートの電極材料４７を形成する。
この場合、ＭＯ−ＣＶＤにより（１１０）面だけに結晶
を成長させることができるので、ｎ゛層４３の表面をＳ
ｉＮ膜や５ｉｎ２膜で覆っておけば、ＭＯ−ＣＶＤによ
り絶縁物層４６を第５−１図に示した所定の場所にのみ
形成することができる。
を成長させることができるので、ｎ゛層４３の表面をＳ
ｉＮ膜や５ｉｎ２膜で覆っておけば、ＭＯ−ＣＶＤによ
り絶縁物層４６を第５−１図に示した所定の場所にのみ
形成することができる。
最後に、第５−１図に示したように、絶縁物層４８を形
成後、ソース、ドレイン及びゲートの電極４９を形成し
、縦型構造Ｍｉｓ−ＳＩＴを作製するものである。
成後、ソース、ドレイン及びゲートの電極４９を形成し
、縦型構造Ｍｉｓ−ＳＩＴを作製するものである。
この第４の実施例によって作製されるトランジスタは、
ＭＯ−ＣＶＤによって２層４１及び０層４２を形成する
ので、これらの層の膜厚を１０人の単位で制御でき、ま
た２層４１を薄くすることによりＳＩＴの特性が得られ
る。
ＭＯ−ＣＶＤによって２層４１及び０層４２を形成する
ので、これらの層の膜厚を１０人の単位で制御でき、ま
た２層４１を薄くすることによりＳＩＴの特性が得られ
る。
また、２層４１の膜厚をさらに薄い数１００Å以下で容
易に作製できるので、Ｓ（ソース）から注入された電子
が半導体の結晶格子に散乱されず、熱速度でＤ（ドレイ
ン）に達する構造のＳＩＴを実現できるため、遮断周波
数がＴ）（ｚ（テラヘルツ：］０”Ｈｚ）のトランジス
タを実現することができる。
易に作製できるので、Ｓ（ソース）から注入された電子
が半導体の結晶格子に散乱されず、熱速度でＤ（ドレイ
ン）に達する構造のＳＩＴを実現できるため、遮断周波
数がＴ）（ｚ（テラヘルツ：］０”Ｈｚ）のトランジス
タを実現することができる。
また、ＭＩＳ構造のインツユレータ層である絶縁物層４
５は、ＭＬＥによって均一性の高い超薄膜化した構造が
実現できるので、超高速且つ低消費電力のＳＩＴを実現
することができる。
５は、ＭＬＥによって均一性の高い超薄膜化した構造が
実現できるので、超高速且つ低消費電力のＳＩＴを実現
することができる。
そして、第６図は基板結晶としてＳＳｅｍ１−１ｎｓｕ
ｌａｔｉｎ （Ｓ、１．：半絶縁性基板）を用いた場合
の本発明乙こよる第５の実施例の縦型構造ＭＪＳ−５Ｉ
Ｔの構造を示したものであり、この構造は第２−１図の
構造において基板結晶に３．１．基板を用いることでＣ
（ゲート）の浮遊容量を極限まで減らしたものである。
ｌａｔｉｎ （Ｓ、１．：半絶縁性基板）を用いた場合
の本発明乙こよる第５の実施例の縦型構造ＭＪＳ−５Ｉ
Ｔの構造を示したものであり、この構造は第２−１図の
構造において基板結晶に３．１．基板を用いることでＣ
（ゲート）の浮遊容量を極限まで減らしたものである。
図示されているように、基板結晶５０にはＳ、Ｔ。
の（１１１） Ｂ面を用いている。
まず、前記ＭＬＥによりｎ゛層５．２層（または１層）
１１．ｎ−層１２．ｎ’層１３を所定の膜厚で形成し、
Ｓ（ソース）−Ｄ（ドレイン）間構造を作製する。
１１．ｎ−層１２．ｎ’層１３を所定の膜厚で形成し、
Ｓ（ソース）−Ｄ（ドレイン）間構造を作製する。
この場合、ｎ−層１２と２層（または１層）１１との場
所が入れかわっても良く、また前記構造においてｎ形と
ｎ形とがすべて逆転した構造であっても良い。
所が入れかわっても良く、また前記構造においてｎ形と
ｎ形とがすべて逆転した構造であっても良い。
この後に、マスクパターンによりエツチング保護膜を形
成し、（１１１）Ａ面のゲート側面１４を形成する。こ
の（１１１）Ａ面のゲート側面１４を形成するには、前
記表２において、ＢｒｚまたはＣ１２を用いた光励起ガ
スエツチング、或いはブロムメタノール、リン酸＋Ｈ２
０，土水または硫酸十８．０□十水などのウェットエン
チングのエツチング方法を用いる。
成し、（１１１）Ａ面のゲート側面１４を形成する。こ
の（１１１）Ａ面のゲート側面１４を形成するには、前
記表２において、ＢｒｚまたはＣ１２を用いた光励起ガ
スエツチング、或いはブロムメタノール、リン酸＋Ｈ２
０，土水または硫酸十８．０□十水などのウェットエン
チングのエツチング方法を用いる。
次に、前記ＭＯ−ＣＶＤにより絶縁物層１５を側面１４
上のみに形成する。この絶縁物層１５は、ＭＩＳ構造の
インシュレータ層の役割をする。
上のみに形成する。この絶縁物層１５は、ＭＩＳ構造の
インシュレータ層の役割をする。
この後に、ＭＬＥにより絶縁物Ｊｉｉ１６を形成する。
この後ＭＩＳゲートの電極材料１７を形成し、さらにマ
スクパターンによりエツチング保護膜を形成し、ソース
（またはドレイン）領域を形成するため、エツチングに
よりｎ″Ｎ５１を表面に露出させる。
スクパターンによりエツチング保護膜を形成し、ソース
（またはドレイン）領域を形成するため、エツチングに
よりｎ″Ｎ５１を表面に露出させる。
その後に、絶縁物層１８を形成し、ソース、ドレイン及
びゲートの電極１９を形成し、基板結晶としてＳＳｅｍ
１−Ｉｎ５ｕｌａｔｉｎ （Ｓ、Ｔ、：半絶縁性基板
）を用いた場合の本発明による縦型構造Ｍ Ｉ Ｓ−３
ＩＴを作製する。
びゲートの電極１９を形成し、基板結晶としてＳＳｅｍ
１−Ｉｎ５ｕｌａｔｉｎ （Ｓ、Ｔ、：半絶縁性基板
）を用いた場合の本発明による縦型構造Ｍ Ｉ Ｓ−３
ＩＴを作製する。
この第５の実施例によって作製されるトランジスタは、
ＭＬＥによって２層１１及びｎ−Ｊｉ１２を形成するの
で、これらの層の膜厚を単分子層の単位で精密に制御で
き、また、ＭＩＳ構造のインシュレータ層である絶縁物
層１５はＭＯ−ＣＶＤによって均一性の高い超薄膜化し
た構造が実現でき、さらにゲート電極材料１７と基板結
晶５０との間の容量は基板結晶が半絶縁性であるために
極限まで小さくすることができるので、ＴＨｚ（テラヘ
ルツ：１０”Ｈｚ）帯で動作する縦型Ｍ Ｉ Ｓ−５Ｉ
Ｔを実現することができる。
ＭＬＥによって２層１１及びｎ−Ｊｉ１２を形成するの
で、これらの層の膜厚を単分子層の単位で精密に制御で
き、また、ＭＩＳ構造のインシュレータ層である絶縁物
層１５はＭＯ−ＣＶＤによって均一性の高い超薄膜化し
た構造が実現でき、さらにゲート電極材料１７と基板結
晶５０との間の容量は基板結晶が半絶縁性であるために
極限まで小さくすることができるので、ＴＨｚ（テラヘ
ルツ：１０”Ｈｚ）帯で動作する縦型Ｍ Ｉ Ｓ−５Ｉ
Ｔを実現することができる。
また、第６図に示したように基板結晶に半絶縁性の結晶
を用いる方法は第３−１図、第４−１図及び第５−１図
に示した半導体デバイスの構造においても適応すること
ができる。
を用いる方法は第３−１図、第４−１図及び第５−１図
に示した半導体デバイスの構造においても適応すること
ができる。
この場合、半導体の材料としては、基板結晶にＧａＡｓ
を用い、Ｓ（ソース）−Ｄ（ドレイン）構造にＧａＡｓ
を、ＭＩＳ構造のインシュレータ層ｔこＡ１． Ｇａ、
−、Ａｓを用いる。
を用い、Ｓ（ソース）−Ｄ（ドレイン）構造にＧａＡｓ
を、ＭＩＳ構造のインシュレータ層ｔこＡ１． Ｇａ、
−、Ａｓを用いる。
また基板結晶にＩｎＰを用い、Ｓ（ソース）−Ｄ（ドレ
イン）構造をＧａｘ ｌｎ＋４ Ａｓ、 Ｍ Ｉ Ｓ構
造のインシュレータ層にＡ１１ｌ Ｉｎ＋−１ｌＡｓを
用いることもできる。
イン）構造をＧａｘ ｌｎ＋４ Ａｓ、 Ｍ Ｉ Ｓ構
造のインシュレータ層にＡ１１ｌ Ｉｎ＋−１ｌＡｓを
用いることもできる。
以上のように、ＡＩＸ Ｇａ１−ｇ Ａｓ／ＧａＡｓ及
びＡＩＸ Ｉｎ＋−ｘ Ａｓ／ Ｇａｘ Ｉｎ＋−ｘ
Ａｓ／ ＩｎＰの組合わせの他に、Ｇａ、ｌＩｒ＋＋−
ｘ Ｐ ／ＧａＡｓ、 Ｇａｘ Ｉｎ１−、 Ａｓ、
Ｐ／ＩｎＰ、 Ｇａ、ｌＴｒ＋、−、Ｐ／ＩｎＰ、 Ａ
ＩＸ Ｇａｐ−、Ｐ／ＧａＰ、 ＩｎＡｓ、 Ｓｂ＋−
、／ＩｎＡｓなどのへテロ構造を利用した縦型構造ＭＩ
Ｓ−ＳＩＴを実現することが可能である。
びＡＩＸ Ｉｎ＋−ｘ Ａｓ／ Ｇａｘ Ｉｎ＋−ｘ
Ａｓ／ ＩｎＰの組合わせの他に、Ｇａ、ｌＩｒ＋＋−
ｘ Ｐ ／ＧａＡｓ、 Ｇａｘ Ｉｎ１−、 Ａｓ、
Ｐ／ＩｎＰ、 Ｇａ、ｌＴｒ＋、−、Ｐ／ＩｎＰ、 Ａ
ＩＸ Ｇａｐ−、Ｐ／ＧａＰ、 ＩｎＡｓ、 Ｓｂ＋−
、／ＩｎＡｓなどのへテロ構造を利用した縦型構造ＭＩ
Ｓ−ＳＩＴを実現することが可能である。
以上述べたように、本発明の半導体装置及びその製造方
法によれば、超高速で動作し、且つ低消費電力の縦型構
造ＭＩＳ−３ＩＴを提供することができるという、極め
て優れた効果を発揮する。
法によれば、超高速で動作し、且つ低消費電力の縦型構
造ＭＩＳ−３ＩＴを提供することができるという、極め
て優れた効果を発揮する。
第１図（ａ）（ｂ）は本発明の半導体デバイスとしての
縦型構造ＭＩＳ−３ＩＴの概念図、第２−１図は本発明
の半導体デバイスとしての縦型構造Ｍｉｓ−３ＩＴの第
１の実施例を示す構造図、第２−２図は本発明の第１の
実施例の製造工程を示し、（ａ）はＭＬＥによるエピタ
キシャル成長の説明図、（ｂ）はエツチングの説明図、
（Ｃ）はＭＯ−ＣＶＤによるエピタキシャル成長の説明
図、（ｄ）はＭＬＥ及びゲート電極形成の説明図、 第３−１図は本発明の半導体デバイスとしての縦型構造
ＭＩＳ−ＳＩＴの第２の実施例を示す構造図、第３−２
図は本発明の第２の実施例の製造工程を示し、（ａ）は
ＭＯ−ＣＶＤによるエピタキシャル成長の説明図、（ｂ
）はエツチングの説明図、（ｃ）はＭＬＥによるエピタ
キシャル成長の説明図、（ｄ）はＭＯ−ＣＶＤ及びゲー
ト電極形成の説明図、 第４−１図は本発明の半導体デバイスとしての縦型構造
Ｍｉｓ−３ＩＴの第３の実施例を示す構造図、第４−２
図は本発明の第３の実施例の製造工程を示し、（ａ）は
ＭＯ−ＣＶＤによるエピタキシャル成長の説明図、（ｂ
）はエツチングの説明図、（Ｃ）はＭＬＥによるエピタ
キシャル成長の説明図、（（］）はＭＯ−ＣＶＤ及びゲ
ート電極形成の説明口、 第５−１図は本発明の半導体デバイスとしての縦型構造
Ｍｉｓ−３ＩＴの第４の実施例を示す構造図、第５−２
図は本発明の第４の実施例の製造工程を示し、（ａ）は
エツチングの説明口、（ｂ’）はＭＯ−ＣＶＤによるエ
ピタキシャル成長の説明図、（Ｃ）はエツチングの説明
図、（ｄ）はＭＬＥによるエピタキシャル成長の説明図
、（ｅ）はＭＣｌ−ＣＶＤ及びゲート電極形成の説明図
、第６−１図は本発明の半導体デバイスとしての縦型構
造ＭＩＳ−３ＩＴの第５の実施例を示す構造図である。 １０．２０．３０．４０．５０・・・基板結晶；１１〜
１３．２１〜２３．３１〜３３４１〜４３・・Ｓ（ソー
ス）−Ｄ（ドレイン）間構造；５Ｉ・・・ソース領域：
１４．２４．３４．４４・・・ゲート側面： １
５．２５．３５．４５・・・絶縁物層；１６．２６．３
６．４６・・・絶縁物層；１７２７３７．４７・・・Ｍ
ＩＳゲート電極材料；１８２８３８．４８・・・絶縁物
層： １９．２９．３９．４９・・ソース、トレイン
及びゲート電極。
縦型構造ＭＩＳ−３ＩＴの概念図、第２−１図は本発明
の半導体デバイスとしての縦型構造Ｍｉｓ−３ＩＴの第
１の実施例を示す構造図、第２−２図は本発明の第１の
実施例の製造工程を示し、（ａ）はＭＬＥによるエピタ
キシャル成長の説明図、（ｂ）はエツチングの説明図、
（Ｃ）はＭＯ−ＣＶＤによるエピタキシャル成長の説明
図、（ｄ）はＭＬＥ及びゲート電極形成の説明図、 第３−１図は本発明の半導体デバイスとしての縦型構造
ＭＩＳ−ＳＩＴの第２の実施例を示す構造図、第３−２
図は本発明の第２の実施例の製造工程を示し、（ａ）は
ＭＯ−ＣＶＤによるエピタキシャル成長の説明図、（ｂ
）はエツチングの説明図、（ｃ）はＭＬＥによるエピタ
キシャル成長の説明図、（ｄ）はＭＯ−ＣＶＤ及びゲー
ト電極形成の説明図、 第４−１図は本発明の半導体デバイスとしての縦型構造
Ｍｉｓ−３ＩＴの第３の実施例を示す構造図、第４−２
図は本発明の第３の実施例の製造工程を示し、（ａ）は
ＭＯ−ＣＶＤによるエピタキシャル成長の説明図、（ｂ
）はエツチングの説明図、（Ｃ）はＭＬＥによるエピタ
キシャル成長の説明図、（（］）はＭＯ−ＣＶＤ及びゲ
ート電極形成の説明口、 第５−１図は本発明の半導体デバイスとしての縦型構造
Ｍｉｓ−３ＩＴの第４の実施例を示す構造図、第５−２
図は本発明の第４の実施例の製造工程を示し、（ａ）は
エツチングの説明口、（ｂ’）はＭＯ−ＣＶＤによるエ
ピタキシャル成長の説明図、（Ｃ）はエツチングの説明
図、（ｄ）はＭＬＥによるエピタキシャル成長の説明図
、（ｅ）はＭＣｌ−ＣＶＤ及びゲート電極形成の説明図
、第６−１図は本発明の半導体デバイスとしての縦型構
造ＭＩＳ−３ＩＴの第５の実施例を示す構造図である。 １０．２０．３０．４０．５０・・・基板結晶；１１〜
１３．２１〜２３．３１〜３３４１〜４３・・Ｓ（ソー
ス）−Ｄ（ドレイン）間構造；５Ｉ・・・ソース領域：
１４．２４．３４．４４・・・ゲート側面： １
５．２５．３５．４５・・・絶縁物層；１６．２６．３
６．４６・・・絶縁物層；１７２７３７．４７・・・Ｍ
ＩＳゲート電極材料；１８２８３８．４８・・・絶縁物
層： １９．２９．３９．４９・・ソース、トレイン
及びゲート電極。
Claims (8)
- （１）基板結晶上にＭＯ−ＣＶＤあるいは分子層エピタ
キシー（ＭＬＥ）により少なくとも２つの異なる導電型
の半導体領域をエピタキシャル成長しソース・ドレイン
間構造を形成する第１の製造工程と、 上記ソース・ドレイン間構造の半導体領域 にエッチングによって（１１１）Ａ面もしくは（１１１
）Ｂ面のゲート側面を形成する第２の製造工程と、 上記ゲート側面上にＭＯ−ＣＶＤあるいは ＭＬＥによりゲート部を構成する半導体領域をエピタキ
シャル成長させる第３の製造工程とからなることを特徴
とする、半導体デバイスの製造方法。 - （２）前記第１の製造工程に高不純物密度の基板結晶を
ソース領域（またはドレイン領域）として用い、第３の
製造工程においてエピタキシャル成長させるゲート部を
構成する電極層と上記ソース領域との間に、ＭＯ−ＣＶ
ＤあるいはＭＬＥにより絶縁層をエピタキシャル成長さ
せて形成するようにしたことを特徴とする、請求項１記
載の半導体デバイスの製造方法。 - （３）前記第１の製造工程に半絶縁性の基板結晶を用い
、ソース領域を形成する高不純物密度の半導体層を露出
させる工程を含むことを特徴とする、請求項１記載に半
導体デバイスの製造方法。 - （４）前記基板結晶の面方位が（１１１）Ａ、（１１１
）Ｂ及び（１１０）のうちのいずれかであることを特徴
とする、請求項１乃至請求項３のいずれかに記載の半導
体デバイスの製造方法。 - （５）エピタキシャル成長を行うための基板結晶と、 該基板結晶上にＭＯ−ＣＶＤあるいはＭＬ Ｅによりエピタキシャル成長しソース・ドレイン間構造
に形成された少なくとも２つの異なる導電型の半導体領
域と、 該ソース・ドレイン間構造の半導体領域に エッチングによって形成される（１１１）Ａ面もしくは
（１１１）Ｂ面のゲート側面と、該ゲート側面にＭＯ−
ＣＶＤあるいはＭＬ Ｅによりエピタキシャル成長されるゲート部を構成する
半導体領域とからなることを特徴とする、半導体デバイ
ス。 - （６）前記基板結晶及び該基板結晶上にＭＯ−ＣＶＤあ
るいはＭＬＥによって形成される半導体領域がＧａＡｓ
であり、上記ＭＯ−ＣＶＤあるいはＭＬＥによって形成
されるゲート部を構成する半導体領域がＡｌ＿ｘＧａ＿
１＿−＿ｘＡｓ（０≦ｘ≦１）であることを特徴とする
、請求項５記載の半導体デバイス。 - （７）前記基板結晶がＩｎＰ、該基板結晶上にＭＯ−Ｃ
ＶＤあるいはＭＬＥによって形成される半導体領域がＧ
ａ＿ｘＩｎ＿１＿−＿ｘＡｓ（０≦ｘ≦１）、上記ＭＯ
−ＣＶＤあるいはＭＬＥによって形成されるゲート部を
構成する半導体領域が Ａｌ＿ｘＩｎ＿１＿−＿ｘＡｓ（０≦ｘ≦１）であるこ
とを特徴とする、請求項５記載の半導体デバイス。 - （８）前記基板結晶上にＭＯ−ＣＶＤあるいはＭＬＥに
よって形成される半導体領域がＧａＡｓ、ＩｎＰ、Ｇａ
Ｐ及びＩｎＡｓのうちのいずれかであり、上記ＭＯ−Ｃ
ＶＤあるいはＭＬＥによって形成されるゲート部を構成
する半導体領域が Ｇａ＿ｘＩｎ＿１＿−＿ｘＰ、Ｇａ＿ｘＩｎ＿１＿−＿
ｘＡｓ＿ｙＰ＿１＿−＿ｙ、Ｇａ＿ｘＩｎ＿１＿−＿ｘ
Ｐ、Ａｌ＿ｘＧａ＿１＿−＿ｘＰ及びＩｎＡｓ＿ｙＳｂ
＿１＿−＿ｙ（０≦ｘ≦１、０≦ｙ≦１）のうちのいず
れかであることを特徴とする、請求項５記載の半導体デ
バイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020608A JPH07105497B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体デバイス及びその製造方法 |
| US07/965,722 US5296403A (en) | 1990-01-31 | 1992-10-23 | Method of manufacturing a static induction field-effect transistor |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020608A JPH07105497B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体デバイス及びその製造方法 |
| US07/965,722 US5296403A (en) | 1990-01-31 | 1992-10-23 | Method of manufacturing a static induction field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482275A true JPH0482275A (ja) | 1992-03-16 |
| JPH07105497B2 JPH07105497B2 (ja) | 1995-11-13 |
Family
ID=26357579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020608A Expired - Fee Related JPH07105497B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体デバイス及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5296403A (ja) |
| JP (1) | JPH07105497B2 (ja) |
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