JPH07105729B2 - 二重積分型ノイズシェーパ - Google Patents
二重積分型ノイズシェーパInfo
- Publication number
- JPH07105729B2 JPH07105729B2 JP63104551A JP10455188A JPH07105729B2 JP H07105729 B2 JPH07105729 B2 JP H07105729B2 JP 63104551 A JP63104551 A JP 63104551A JP 10455188 A JP10455188 A JP 10455188A JP H07105729 B2 JPH07105729 B2 JP H07105729B2
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- 238000013139 quantization Methods 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 3
- 230000035939 shock Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、特に長時間ゼロ入力が与えられた際に、ノイ
ズシェーパをリセットする二重積分型ノイズシェーパに
関する。
ズシェーパをリセットする二重積分型ノイズシェーパに
関する。
従来の技術 近年ノイズシェーパを用いたAD/DA変換器がよく用いら
れている（例えば、「アイイーイーイー トランザクシ
ョンズ オン コミュニケーションズ」（IEEE Transac
tions on Communications Vol.COM−33,No.3 pp249−25
8,March 1985））。
れている（例えば、「アイイーイーイー トランザクシ
ョンズ オン コミュニケーションズ」（IEEE Transac
tions on Communications Vol.COM−33,No.3 pp249−25
8,March 1985））。
第２図に上述したような従来例を示し、その説明を行
う。
う。
第２図において、1,2,3は加算器で、加算器１は２入力
の加算を行い、加算器2,3は正側の入力から負側の入力
の減算を行う。ここで、加算器１に与えられる入力は16
ビットのディジタル信号であるものとする。４は局部量
子化器で、第１表に示すとおりの入力データの量子化を
行う。
の加算を行い、加算器2,3は正側の入力から負側の入力
の減算を行う。ここで、加算器１に与えられる入力は16
ビットのディジタル信号であるものとする。４は局部量
子化器で、第１表に示すとおりの入力データの量子化を
行う。
105,106は遅延回路であり、通常Ｄフリップフロップ等
のレジスタが用いられる。７はシフタであり、入力信号
の１ビット左シフト、即ち入力信号を２倍して出力す
る。
のレジスタが用いられる。７はシフタであり、入力信号
の１ビット左シフト、即ち入力信号を２倍して出力す
る。
ここで局部量子化器４は、その入力Ｘ′に対して量子化
雑音Vqを加算して出力するものであるから、局部量子化
器４の出力Ｙは、 Ｙ＝Ｘ′＋Vq ……（１） となる。加算器３で、（Ｘ′−Ｙ）の演算を行い、局部
量子化器４によって発生する量子化誤差を求める。
（１）式より加算器３の出力は−Vqとなり、遅延回路10
5,106により順次遅延されていく。遅延回路105の出力は
−Vq・z-1、遅延回路106の出力は−Vq・z-2であるか
ら、加算器２およびシフタ７によって遅延回路105,106
の出力が荷重加算され、加算器２の出力は（Vq・z-2−
２・Vq・z-1）となり、加算器１により入力Ｘと加算さ
れる。故に入力Ｘと出力Ｙとの関係は、 Ｙ＝Ｘ＋（１−z-1）２・Vq ……（２） となる。つまり、二重積分型ノイズシェーパを用いれ
ば、12dB/octの特性で低域ほど量子化雑音が低減される
という効果が得られる。
雑音Vqを加算して出力するものであるから、局部量子化
器４の出力Ｙは、 Ｙ＝Ｘ′＋Vq ……（１） となる。加算器３で、（Ｘ′−Ｙ）の演算を行い、局部
量子化器４によって発生する量子化誤差を求める。
（１）式より加算器３の出力は−Vqとなり、遅延回路10
5,106により順次遅延されていく。遅延回路105の出力は
−Vq・z-1、遅延回路106の出力は−Vq・z-2であるか
ら、加算器２およびシフタ７によって遅延回路105,106
の出力が荷重加算され、加算器２の出力は（Vq・z-2−
２・Vq・z-1）となり、加算器１により入力Ｘと加算さ
れる。故に入力Ｘと出力Ｙとの関係は、 Ｙ＝Ｘ＋（１−z-1）２・Vq ……（２） となる。つまり、二重積分型ノイズシェーパを用いれ
ば、12dB/octの特性で低域ほど量子化雑音が低減される
という効果が得られる。
発明が解決しようとする課題 しかしながら上記のような構成では、長時間にわたるゼ
ロデータ（以下インフィニティゼロと称す）が入力に与
えられた場合においても、必ず遅延回路105,106にゼロ
以外のデータが残っているため、遅延回路105,106の値
は刻々変化し、通常発振現象をおこし、回路が動作する
ことに伴うアナログ的なノイズが発生する。逆に、初期
状態（遅延回路をリセットし、解除した状態）ではゼロ
以外の入力が与えられるまで動作は停止しているため上
記のようなノイズは発生せず、回路が動作する前と後で
SN比が異なり、しかも動作後の方がSN比が悪くなる。ま
た、インフィニティゼロ入力時に強制的に遅延回路をリ
セットすると通常ショックノイズが発生するという問題
点があった。
ロデータ（以下インフィニティゼロと称す）が入力に与
えられた場合においても、必ず遅延回路105,106にゼロ
以外のデータが残っているため、遅延回路105,106の値
は刻々変化し、通常発振現象をおこし、回路が動作する
ことに伴うアナログ的なノイズが発生する。逆に、初期
状態（遅延回路をリセットし、解除した状態）ではゼロ
以外の入力が与えられるまで動作は停止しているため上
記のようなノイズは発生せず、回路が動作する前と後で
SN比が異なり、しかも動作後の方がSN比が悪くなる。ま
た、インフィニティゼロ入力時に強制的に遅延回路をリ
セットすると通常ショックノイズが発生するという問題
点があった。
本発明は上記の問題点に鑑み、インフィニティゼロ入力
時にはショックノイズ等を発生することなく動作が静か
に停止し、アナログ的なノイズが発生しない二重積分型
ノイズシェーバを提供するものである。
時にはショックノイズ等を発生することなく動作が静か
に停止し、アナログ的なノイズが発生しない二重積分型
ノイズシェーバを提供するものである。
課題を解決するための手段 上記問題点を解決するため本発明による二重積分型ノイ
ズシェーバは、入力信号が一定期間ゼロであることを検
出するゼロ検出器と、前記入力信号または所定値を出力
するデータ変更手段と、入力データの量子化を行い、初
段、次段より成る遅延回路により前記量子化による量子
化誤差の２段遅延を行い、前記遅延回路の初段、次段の
出力の荷重加算を行い、前記荷重加算結果と前記データ
変更手段の出力との和を前記入力データとする二重積分
型量子化器と、前記遅延回路の初段、次段の出力の比較
を行う比較手段と、前記ゼロ検出器の出力と前記比較手
段の出力に基づき、前記遅延回路のリセットを行う初期
化手段とを備え、前記データ変更手段が前記ゼロ検出器
の出力と前記比較手段の出力に基づき、前記入力信号ま
たは所定値を出力するようにしたものである。
ズシェーバは、入力信号が一定期間ゼロであることを検
出するゼロ検出器と、前記入力信号または所定値を出力
するデータ変更手段と、入力データの量子化を行い、初
段、次段より成る遅延回路により前記量子化による量子
化誤差の２段遅延を行い、前記遅延回路の初段、次段の
出力の荷重加算を行い、前記荷重加算結果と前記データ
変更手段の出力との和を前記入力データとする二重積分
型量子化器と、前記遅延回路の初段、次段の出力の比較
を行う比較手段と、前記ゼロ検出器の出力と前記比較手
段の出力に基づき、前記遅延回路のリセットを行う初期
化手段とを備え、前記データ変更手段が前記ゼロ検出器
の出力と前記比較手段の出力に基づき、前記入力信号ま
たは所定値を出力するようにしたものである。
作用 本発明は上記のようにインフィニティゼロ入力を検出
し、インフィニティゼロ入力時には二重積分型ノイズシ
ェーパに特定のデータを入力し、初段と次段の遅延回路
の値が一致したときに各々の遅延回路をリセットするよ
うにしたため、リセット時にノイズが発生せず、静かに
二重積分型ノイズシェーパの動作を停止させることがで
きるものである。
し、インフィニティゼロ入力時には二重積分型ノイズシ
ェーパに特定のデータを入力し、初段と次段の遅延回路
の値が一致したときに各々の遅延回路をリセットするよ
うにしたため、リセット時にノイズが発生せず、静かに
二重積分型ノイズシェーパの動作を停止させることがで
きるものである。
実施例 以下図面に基づき本発明の実施例について説明を行う。
第１図は本発明の一実施例による二重積分型ノイズシェ
ーパのブロック図である。なお、第１図において、先に
述べた第２図と同一機能を有するものについては同一の
符号を付し、細かな説明は省略する。5,6は遅延回路
で、端子Ｒに“1"のパルスが加わるとデータがリセット
されるものである。８は一致検出器であり、遅延回路5,
6の出力の比較を行う比較手段である。ここでは端子A,B
に与えられているデータが一致すると端子Ｙより“1"を
出力するものである。９はゼロ検出器で、一定期間ゼロ
が入力される（即ちインフィニティゼロが入力される）
と“1"を出力し、ゼロ以外のデータが入力されると直ち
に出力は“0"になる。10はデータセット回路で、端子Ｃ
に与えられる制御信号が“0"の時は端子Ｘに与えられる
データを端子Ｙから出力し、端子Ｃに与えられる制御信
号が“1"の時は所定値−１を端子Ｙから出力する。すな
わち、データセット回路10は端子Ｃの制御信号に応じて
入力信号または所定値（−１）を出力するデータ変更手
段である。11〜13はANDゲートである。加算器1,2,3、局
部量子化器４、遅延回路105,106、及びシフタ７によっ
て二重積分型量子化器が構成されている。
ーパのブロック図である。なお、第１図において、先に
述べた第２図と同一機能を有するものについては同一の
符号を付し、細かな説明は省略する。5,6は遅延回路
で、端子Ｒに“1"のパルスが加わるとデータがリセット
されるものである。８は一致検出器であり、遅延回路5,
6の出力の比較を行う比較手段である。ここでは端子A,B
に与えられているデータが一致すると端子Ｙより“1"を
出力するものである。９はゼロ検出器で、一定期間ゼロ
が入力される（即ちインフィニティゼロが入力される）
と“1"を出力し、ゼロ以外のデータが入力されると直ち
に出力は“0"になる。10はデータセット回路で、端子Ｃ
に与えられる制御信号が“0"の時は端子Ｘに与えられる
データを端子Ｙから出力し、端子Ｃに与えられる制御信
号が“1"の時は所定値−１を端子Ｙから出力する。すな
わち、データセット回路10は端子Ｃの制御信号に応じて
入力信号または所定値（−１）を出力するデータ変更手
段である。11〜13はANDゲートである。加算器1,2,3、局
部量子化器４、遅延回路105,106、及びシフタ７によっ
て二重積分型量子化器が構成されている。
次に第１図の動作について説明する。
入力がインフィニティゼロでない時は、ゼロ検出器９が
“0"を出力するので、ANDゲート11,12の出力は“0"であ
り、従来例にて述べた二重積分型ノイズシェーパと同様
に動作する。
“0"を出力するので、ANDゲート11,12の出力は“0"であ
り、従来例にて述べた二重積分型ノイズシェーパと同様
に動作する。
ここで、入力がインフィニティゼロに変化した場合につ
いて考えると、一定期間入力がゼロになるとゼロ検出器
９が“1"を出力する。この時、遅延回路５と遅延回路６
の値は通常異なっているので、一致検出器８は“0"を出
力する。故にANDゲート11は“1"を、ANDゲート12は“0"
を出力する。ANDゲート11の出力によりデータセット回
路10は−１を出力し、加算器１に入力する。ここで、遅
延回路５のデータをXnとすると、遅延回路６のデータは
Xn-1となる。Xnの値がどの様に変化するかを考えると、
いま入力が−１であるから、加算器１の出力Ｓは、 Ｓ＝−１＋２・Xn−Xn-1 ……（３） 局部量子化器４の出力をQnとすると、加算器３の出力、
即ちXn+1は、 Xn+1＝Ｓ−Qn ＝２・Xn−Xn-1−１−Qn ……（４） （４）式を書き換えると、（５）式のとおりになる。
いて考えると、一定期間入力がゼロになるとゼロ検出器
９が“1"を出力する。この時、遅延回路５と遅延回路６
の値は通常異なっているので、一致検出器８は“0"を出
力する。故にANDゲート11は“1"を、ANDゲート12は“0"
を出力する。ANDゲート11の出力によりデータセット回
路10は−１を出力し、加算器１に入力する。ここで、遅
延回路５のデータをXnとすると、遅延回路６のデータは
Xn-1となる。Xnの値がどの様に変化するかを考えると、
いま入力が−１であるから、加算器１の出力Ｓは、 Ｓ＝−１＋２・Xn−Xn-1 ……（３） 局部量子化器４の出力をQnとすると、加算器３の出力、
即ちXn+1は、 Xn+1＝Ｓ−Qn ＝２・Xn−Xn-1−１−Qn ……（４） （４）式を書き換えると、（５）式のとおりになる。
Xn+1−Xn＝Xn−Xn-1−１−Qn ……（５） ここで、 Yn＝Xn−Xn-1 ……（６） を置くと、（５）式は（７）式のとおりになる。
Yn+1＝Yn−１−Qn ……（７） 入力に直流値の１を与えられた場合の二重積分型ノイズ
シェーパの出力値は、必ずその平均値が１となるように
変化するので、Qn＝＋32,768となる回数と、Qn＝−32,7
68となる回数はほぼ等しいと考えられる。Ynは遅延回路
５と遅延回路６の差を意味するので、（７）式は、その
差は１ずつ小さくなっていくことを示している。即ち、
Ynが正であれば、必ずYn＝０となり、遅延回路５と遅延
回路６の値が等しくなることを示している。また、Ynが
負の時は差が徐々に増大するが、差が一定以上大きくな
ると局部量子化器４と加算器３により遅延回路105,106
の大小関係が逆転し、Ynは正の値となる。
シェーパの出力値は、必ずその平均値が１となるように
変化するので、Qn＝＋32,768となる回数と、Qn＝−32,7
68となる回数はほぼ等しいと考えられる。Ynは遅延回路
５と遅延回路６の差を意味するので、（７）式は、その
差は１ずつ小さくなっていくことを示している。即ち、
Ynが正であれば、必ずYn＝０となり、遅延回路５と遅延
回路６の値が等しくなることを示している。また、Ynが
負の時は差が徐々に増大するが、差が一定以上大きくな
ると局部量子化器４と加算器３により遅延回路105,106
の大小関係が逆転し、Ynは正の値となる。
この時、一致検出器８は“1"を出力するので、データセ
ット回路10の端子Ｃは“0"になり、データセット回路10
の出力は入力される値、即ちゼロになる。これらの動作
は換言すれば、インフィニティゼロが二重積分型ノイズ
シェーパに入力された時に、微少なDC成分を変化させた
場合と等価になる。通常微少なDC成分が変化しても、こ
の変化によって生じる音は可聴帯域において充分に低い
レベルであるので、このことによるノイズの発生は無視
できる程度に小さく、リセットに伴うショックノイズは
発生しない。また加算器１の出力Ｓは、Xn＝Xn-1である
から、Ｓ＝Xnとなる。この時、加算器３の出力Xn+1は、 Xn+1＝Xn−Qn ……（８） 仮にこの時、−16,385＜Xn＜＋16,384であったとすると
Qn＝０となり、Xnは一定の値を保持することになるとと
もにＱ≡Ｏとなる。つまり、二重積分型ノイズシェーパ
は、与えられていた微少なDC成分が無くなった時点で０
を出力し続けることになる。
ット回路10の端子Ｃは“0"になり、データセット回路10
の出力は入力される値、即ちゼロになる。これらの動作
は換言すれば、インフィニティゼロが二重積分型ノイズ
シェーパに入力された時に、微少なDC成分を変化させた
場合と等価になる。通常微少なDC成分が変化しても、こ
の変化によって生じる音は可聴帯域において充分に低い
レベルであるので、このことによるノイズの発生は無視
できる程度に小さく、リセットに伴うショックノイズは
発生しない。また加算器１の出力Ｓは、Xn＝Xn-1である
から、Ｓ＝Xnとなる。この時、加算器３の出力Xn+1は、 Xn+1＝Xn−Qn ……（８） 仮にこの時、−16,385＜Xn＜＋16,384であったとすると
Qn＝０となり、Xnは一定の値を保持することになるとと
もにＱ≡Ｏとなる。つまり、二重積分型ノイズシェーパ
は、与えられていた微少なDC成分が無くなった時点で０
を出力し続けることになる。
一方、遅延回路５上と遅延回路６の値が等しくなったと
きにANDゲート12の出力が“1"になって遅延回路5,6がリ
セットされＯになる。この時、局部量子化器４の出力は
元々Ｏであるので、リセットに伴うショックノイズ等は
発生しないことは明かである。
きにANDゲート12の出力が“1"になって遅延回路5,6がリ
セットされＯになる。この時、局部量子化器４の出力は
元々Ｏであるので、リセットに伴うショックノイズ等は
発生しないことは明かである。
逆にXn＞＋16,384で且つXnXn-1の時を想定すると、
（３）式よりXnＳであるか、通常Ｓ＞＋16,384とな
り、局部量子化器４の出力Qn＝32,768となってXn+1＜Ｏ
となり、更にXn+1＞−16,384となる。つまり、Xn＞＋1
6,384で且つXnXn-1となる状態は長くは続かないこと
を意味する。Xn＜−16,384で且つXnXn-1の場合も同様
である。つまり、XnXn-1となる場合は必ずその値は±
16,384以内にある。
（３）式よりXnＳであるか、通常Ｓ＞＋16,384とな
り、局部量子化器４の出力Qn＝32,768となってXn+1＜Ｏ
となり、更にXn+1＞−16,384となる。つまり、Xn＞＋1
6,384で且つXnXn-1となる状態は長くは続かないこと
を意味する。Xn＜−16,384で且つXnXn-1の場合も同様
である。つまり、XnXn-1となる場合は必ずその値は±
16,384以内にある。
以上より、一致検出器８により遅延回路5,6がリセット
される時は必ず局部量子化器４はＯを出力していること
になり、リセットに伴うショックノイズ等の不要な信号
は発生しない。
される時は必ず局部量子化器４はＯを出力していること
になり、リセットに伴うショックノイズ等の不要な信号
は発生しない。
なお、本実施例においては、局部量子化器４として第１
表に示したような３レベルの量子化器を用いたがこれに
限ったものではなく、更に細かい量子化を行うものであ
っても良いことは言うまでもない。また、本実施例にお
けるデータセット回路10では、制御信号により−１を出
力するようにしているが、無論＋１を出力するようにし
ても良いものである。要は微少なDC成分を出力するよう
なものであれば良い。
表に示したような３レベルの量子化器を用いたがこれに
限ったものではなく、更に細かい量子化を行うものであ
っても良いことは言うまでもない。また、本実施例にお
けるデータセット回路10では、制御信号により−１を出
力するようにしているが、無論＋１を出力するようにし
ても良いものである。要は微少なDC成分を出力するよう
なものであれば良い。
発明の効果 以上のべたように本発明は、入力信号が一定期間ゼロで
あることを検出するゼロ検出器と、入力データの量子化
を行い、初段，次段より成る遅延回路により量子化によ
る量子化誤差の２段遅延を行い、遅延回路の初段，次段
の出力の荷重加算を行い、荷重加算結果と入力信号との
和を入力データとする二重積分型量子化器と、初段，次
段の出力の一致検出を行う一致検出器と、ゼロ検出器と
一致検出器の出力に基づき、遅延回路のリセットを行う
初期化手段と、ゼロ検出器と一致検出器の出力に基づき
入力信号の変更を行う変更手段とを有するようにしたこ
とにより、リセット時にノイズが発生せず、静かに二重
積分型ノイズシェーパの動作を停止させることが出来、
動作前と動作後におけるSN比が変化せず、また、インフ
ィニティゼロ入力時のSN比が向上するという優れた効果
を有するものである。
あることを検出するゼロ検出器と、入力データの量子化
を行い、初段，次段より成る遅延回路により量子化によ
る量子化誤差の２段遅延を行い、遅延回路の初段，次段
の出力の荷重加算を行い、荷重加算結果と入力信号との
和を入力データとする二重積分型量子化器と、初段，次
段の出力の一致検出を行う一致検出器と、ゼロ検出器と
一致検出器の出力に基づき、遅延回路のリセットを行う
初期化手段と、ゼロ検出器と一致検出器の出力に基づき
入力信号の変更を行う変更手段とを有するようにしたこ
とにより、リセット時にノイズが発生せず、静かに二重
積分型ノイズシェーパの動作を停止させることが出来、
動作前と動作後におけるSN比が変化せず、また、インフ
ィニティゼロ入力時のSN比が向上するという優れた効果
を有するものである。
第１図は本発明による二重積分型ノイズシェーパの実施
例を示すブロック図、第２図は従来における二重積分型
ノイズシェーパを示すブロック図である。 1,2,3……加算器、４……局部量子化器、5,6……遅延回
路、７……シフタ、８……一致検出器、９……ゼロ検出
器、10……データセット回路。
例を示すブロック図、第２図は従来における二重積分型
ノイズシェーパを示すブロック図である。 1,2,3……加算器、４……局部量子化器、5,6……遅延回
路、７……シフタ、８……一致検出器、９……ゼロ検出
器、10……データセット回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 哲哉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 平１−254023（ＪＰ，Ａ) 特開 平１−212123（ＪＰ，Ａ) 特開 昭50−130308（ＪＰ，Ａ) 特開 平１−274509（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力信号が一定期間ゼロであることを検出
するゼロ検出器と、 前記入力信号または所定値を出力するデータ変更手段
と、 入力データの量子化を行い、初段、次段より成る遅延回
路により前記量子化による量子化誤差の２段遅延を行
い、前記遅延回路の初段、次段の出力の荷重加算を行
い、前記荷重加算結果と前記データ変更手段の出力との
和を前記入力データとする二重積分型量子化器と、 前記遅延回路の初段、次段の出力の比較を行う比較手段
と、 前記ゼロ検出器の出力と前記比較手段の出力に基づき、
前記遅延回路のリセットを行う初期化手段とを備え、 前記データ変更手段が前記ゼロ検出器の出力と前記比較
手段の出力に基づき、前記入力信号または所定値を出力
することを特徴とする二重積分型ノイズシェーパ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104551A JPH07105729B2 (ja) | 1988-04-27 | 1988-04-27 | 二重積分型ノイズシェーパ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104551A JPH07105729B2 (ja) | 1988-04-27 | 1988-04-27 | 二重積分型ノイズシェーパ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01274510A JPH01274510A (ja) | 1989-11-02 |
| JPH07105729B2 true JPH07105729B2 (ja) | 1995-11-13 |
Family
ID=14383609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63104551A Expired - Lifetime JPH07105729B2 (ja) | 1988-04-27 | 1988-04-27 | 二重積分型ノイズシェーパ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105729B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274509A (ja) * | 1988-04-27 | 1989-11-02 | Matsushita Electric Ind Co Ltd | 二重積分型ノイズシェーパ |
| JP2822734B2 (ja) * | 1991-11-29 | 1998-11-11 | 日本電気株式会社 | ノイズシェイパ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01274509A (ja) * | 1988-04-27 | 1989-11-02 | Matsushita Electric Ind Co Ltd | 二重積分型ノイズシェーパ |
-
1988
- 1988-04-27 JP JP63104551A patent/JPH07105729B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01274510A (ja) | 1989-11-02 |
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