JPH0522150A

JPH0522150A - デルタシグマ変調器

Info

Publication number: JPH0522150A
Application number: JP19834591A
Authority: JP
Inventors: Hiroyuki Jikumaru; 宏之軸丸
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-07-15
Filing date: 1991-07-15
Publication date: 1993-01-29

Abstract

(57)【要約】【目的】オーバサンプリング形Ｄ−Ａ変換器に用いら
れるデルタシグマ変調器の発振を防止する。【構成】加算器５５にオーバフローまたはアンダフロ
ーが発生すると、検出回路５７がそれを検出する。そし
て、設定回路５８は、加算器５５がオーバフローしたと
きに、加算器５５のとりうる最大値を出力し、加算器５
５がアンダフローしたときに、加算器５５のとりうる最
小値を出力する。また、加算器５５にオーバフローもア
ンダフローも生じないときには、加算器５５の出力をそ
のまま出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、オーバサンプリング
形Ｄ−Ａ変換器において使用されるデルタシグマ変調器
に関するものである。

【０００２】

【従来の技術】図４は例えば特開昭６１−１７７８１９
号公報に示された従来のデルタシグマ変調器を用いたオ
ーバサンプリング形Ｄ−Ａ変換器を示す構成図である。
図において、１はディジタル信号が入力される信号入力
端子、２はアナログ信号が出力される信号出力端子であ
る。３はデルタシグマ変調器と呼ばれるものであり、４
はアナログ信号を出力するＤ−Ａ変換回路である。

【０００３】また、５は積分器５１で構成された積分回
路、６は積分回路５の出力を量子化する量子化器、７は
入力されたディジタル信号による値から遅延回路８の出
力を減算する減算器、８は量子化器６の出力を１／ｆs
（ｆs はサンプリング周波数）だけ遅延させる遅延回路
である。

【０００４】また、図５は積分器５１の内部回路例を示
したもので、５５は加算器、５６はレジスタである。

【０００５】次に動作について説明する。信号入力端子
１に入力される信号は、通常、サンプリング周波数ｆs
でサンプリングされ、前段（図示せず）でディジタル信
号処理された信号周波数帯域ｆbw の信号である。この
信号は、減算器７で量子化器６の出力が差し引かれた
後、積分回路５を通り、量子化器６で量子化される。量
子化された信号は、Ｄ−Ａ変換回路４でアナログ信号に
変換される。また、量子化器６の出力は、遅延回路８で
Ｔ＝１／ｆs の遅延を受けた後、減算器７の一方の入力
となる。そして、次の入力信号から差し引かれる信号と
なる。

【０００６】ここで、量子化器６の量子化ステップサイ
ズをＶq とすると、量子化誤差は、±０．５Ｖq の振幅
範囲内のランダム値となる。よって、量子化誤差によっ
て発生する量子化雑音の周波数スペクトルは、ｆs ／２
の帯域内に一様に分布するものとなる。また、量子化器
６が発生する量子化雑音電圧をＶq_N、積分回路５の伝達
特性をＨ（ｚ）とした場合、信号出力端子２に現れる雑
音成分Ｖ_TNは、（１）式のｚ関数で表される。

【０００７】Ｖ_TN＝Ｖq_N／（１＋ｚ^-1・Ｈ（ｚ））・・・（１）ここで、ｚ^-1＝ｅ^-jwr，ｗ＝２πｆ，ｒ＝１／ｆs ，で
ある。積分回路５の伝達関数Ｈ（ｚ）は、理想積分とす
ると、（２）式で表される。

【０００８】Ｈ（ｚ）＝（１−ｚ^-1）・・・（２）

【０００９】（２）式を（１）式に代入すると、雑音成
分Ｖ_TNは（３）式で表される。また積分回路５の伝達関
数Ｈ（ｚ）は（４）式で表される。

【００１０】Ｖ_TN＝Ｖq_N・（１＋ｚ）^-1 ・・・（３）（１−ｚ）^-1＝１−ｅ^-jwr＝２sin（πｆ／ｆs ）・・・（４）

【００１１】量子化雑音電圧Ｖq_Nは、ｆs ／２の帯域内
に一様のレベルで分布する白色雑音であるから、（４）
式の周波数特性から明らかなように、雑音成分Ｖ_TNは、
低い周波数成分ほどレベルが低い。

【００１２】このように、雑音の周波数分布特性を変え
てＳ／Ｎを改善するＤ−Ａ変換器をノイズ・シェイピン
グ形と呼び、特に図４に示す構成とした場合を、デルタ
シグマ変調形と呼んでいる。例えば、ｆbw＝１６ｋＨ
ｚ、ｆs ＝２０４８ｋＨｚとすると、（３）式より、帯
域内雑音レベルは約３１ｄＢ減衰する。このＳ／Ｎ改善
効果は、Ｄ−Ａ変換回路４の分解能を３２倍（５ビット
分）高めたことと等価である。

【００１３】図６は上記公報に示された他のデルタシグ
マ変調形のＤ−Ａ変換器を示したもので、図６に示され
たものは、積分回路５を２重積分形とした構成となって
いる。図６に示されたものにおいて、積分回路５の伝達
関数は、理想積分として、（５）式で表される。

【００１４】Ｈ（ｚ）＝（２−ｚ^-1）／（１−ｚ^-1）² ・・・（５）

【００１５】（５）式を（１）式に代入すると、雑音成
分Ｖ_TNは（６）式で表される。

【００１６】Ｖ_TN＝Ｖq_N・（１−ｚ^-1）² ・・・（６）

【００１７】ここで、ｆbw＝１６ｋＨｚ、ｆs ＝２０４
８ｋＨｚとすると、（６）式より、帯域内雑音レベルは
約４７ｄＢ減衰し、Ｓ／Ｎは図４に示されたものにおけ
るＳ／Ｎよりさらに１３ｄＢ改善されたことになる。こ
れは、Ｄ−Ａ変換回路４の分解能をさらに４倍（２ビッ
ト分）高めたことと等価である。

【００１８】以上のようにして、信号周波数帯域ｆbw
の２倍よりも高いサンプリング周波数ｆs を用いて、低
分解能のＤ−Ａ変換回路４を用いた場合であっても、高
いＤ−Ａ変換精度を実現している。

【００１９】

【発明が解決しようとする課題】従来のＤ−Ａ変換器に
おけるデルタシグマ変調器は以上のように構成されてい
るので、一般に積分器５１，５２，５４は、図５に示す
ように、加算器５５とレジスタ５６とで構成されてい
る。よって、入力信号によっては加算器５５においてオ
ーバフローやアンダフローが発生し、その場合には積分
回路５の伝達特性は（２）式や（５）式で表されたもの
とは異なり、場合によってはデルタシグマ変調器が発振
することもあり、不安定であるという課題があった。

【００２０】この発明は上記のような課題を解消するた
めになされたもので、高精度で安定なデルタシグマ変調
器を得ることを目的とする。

【００２１】

【課題を解決するための手段】請求項１記載の発明に係
るデルタシグマ変調器は、積分回路を、加算器のオーバ
フローおよびアンダフローを検出する検出回路と、検出
回路がオーバフローおよびアンダフローを検出していな
いときには加算器の出力をそのまま出力し、検出回路が
オーバフローを検出したときには加算器が出力しうる最
大値を出力値として出力し、検出回路がアンダフローを
検出したときには加算器が出力しうる最小値を出力値と
して出力する設定回路とを備えた回路としたものであ
る。

【００２２】また、請求項２記載の発明に係るデルタシ
グマ変調器は、積分回路を、加算器のオーバフローおよ
びアンダフローを検出する検出回路と、検出回路がオー
バフローおよびアンダフローを検出していないときには
加算器の出力をそのまま出力し、検出回路がオーバフロ
ーを検出したときには加算器が出力しうる最大値よりも
小さい所定値を出力値として出力し、検出回路がアンダ
フローを検出したときには加算器が出力しうる最小値よ
りも大きい所定値を出力値として出力する設定回路とを
備えたものである。

【００２３】

【作用】請求項１記載の発明における設定回路および請
求項２記載の発明における設定回路は、加算器がオーバ
フローまたはアンダフローを起こしても、積分器出力と
して所定値を出力し、積分器が発振することを防止す
る。

【００２４】

【実施例】実施例１．図１はこの発明の一実施例による
デルタシグマ変調器を用いたＤ−Ａ変換器を示すブロッ
ク図である。図において、５Ａは積分回路、５５は積分
回路５Ａへの入力とレジスタ５６の出力とを加算する加
算器、５６は設定回路５８の出力を保持するレジスタ、
５７は加算器５５のオーバフローを検出する検出回路、
５８は加算器５５がとりうる最大値または最小値を出力
するとともにその値をレジスタ５６に設定する設定回路
である。５９は加算器５５、レジスタ５６、検出回路５
７および設定回路５８からなる積分器である。

【００２５】図２はこの発明の第１の実施例によるデル
タシグマ変調器の積分器を詳細に示す回路図である。こ
こでは、入力信号が１６ビットで構成されている場合を
例にとる。図２において、加算器５５は０ビット目から
１４ビット目のそれぞれに対応した全加算器１００〜１
１４および１５ビット目に対応した半加算器１１５で構
成されている。なお、図３において、全加算器１０１〜
１１３は省略されている。

【００２６】また、検出回路５７は、加算器５５のオー
バフローを検出するためのゲート回路１２１，１２２，
１２３、アンダフローを検出するためのゲート回路１２
４，１２５、設定回路５８の出力を定めるためのゲート
回路１２６，１２７，１２８で構成されている。

【００２７】そして、設定回路５８は、全加算器１００
〜１１４および半加算器１１５の出力のそれぞれに対応
した設定器１３０〜１４５で構成されている。なお、図
２において、設定器１３１〜１４３は省略されている
が、設定器１３１〜１４３はそれぞれ設定器１３０と同
一の構成および結線状態を有している。また、入力信号
が示す値は２の補数表現で表され、１６ビットの第ｎビ
ット目の値をＡ（ｎ），Ｂ（ｎ），Ｓ（ｎ）と表す（０
≦ｎ≦１５）。

【００２８】次に動作について説明する。減算器７の出
力と前回の積分結果を保持しているレジスタ５６の出力
が、加算器５５で加算されることにより積分がなされ
る。そして、加算器５５の出力結果に応じて検出回路５
７は、加算器５５の出力をそのまま外部に出力するか、
最大値もしくは最小値を出力するかを決定する。

【００２９】加算器５５において、全加算器１１５の入
力Ａ（１５）およびＢ（１５）が「０」で、全加算器１
１５の出力Ｓ（１５）が「１」であるとき、加算器５５
はオーバフローを起こしている。このとき、検出回路５
７において、アンドゲート１２１の出力ＯＶＦがハイレ
ベルとなり、ノアゲート１２６の出力ＴＨがローレベル
となる。

【００３０】よって、設定回路５８において、加算器５
５の出力は阻止され、設定器１４５の出力はローレベ
ル、そして設定器１３０〜１４４の出力はハイレベルと
なる。すなわち、加算器５５のとりうる最大値７ＦＦＦ
（Ｈ）が積分器５９の出力となる。

【００３１】加算器５５において、全加算器１１５の入
力Ａ（１５）およびＢ（１５）が「１」で、全加算器１
１５の出力Ｓ（１５）が「０」であるとき、加算器５５
はアンダフローを起こしている。このとき、検出回路５
７において、アンドゲート１２４の出力ＵＮＦがハイレ
ベルとなり、ノアゲート１２６の出力ＴＨがローレベル
となる。

【００３２】よって、設定回路５８において、加算器５
５の出力は阻止され、設定器１４５の出力はハイレベ
ル、そして設定器１３０〜１４４の出力はローレベルと
なる。すなわち、加算器５５のとりうる最小値８０００
（Ｈ）が積分器５９の出力となる。

【００３３】加算器５５においてオーバフローもアンダ
フローも生じていないときには、検出回路において、ア
ンドゲート１２１，１２４の出力ＯＶＦ，ＵＮＦはとも
にローレベル、ノアゲート１２６の出力ＴＨはハイレベ
ルとなる。よって、各設定器１３０〜１４５において、
最大値または最小値を設定するための素子はオフ状態、
加算器５５の出力に接続された素子がオン状態となり、
加算器５５の出力がそのまま積分器５９の出力となる。

【００３４】以上のようにして、加算器５５にオーバフ
ローやアンダフローが生じても、積分器５９の出力には
オーバフローやアンダフローが生じない。

【００３５】実施例２．図３はこの発明の第２の実施例
によるデルタシグマ変調器の積分器を詳細に示す回路図
である。この場合には、設定器１４４が設定器１４５と
同一結線状態となっている。そして、加算器５５のオー
バフロー発生時に設定器１４４，１４５の出力はローレ
ベル、アンダフロー発生時にハイレベルとなる。なお、
その他の設定器１３０〜１４３の結線状態は第１の実施
例における状態と同じである。

【００３６】よって、この場合には、加算器５５がオー
バフローしたときに、積分器５９の出力は３ＦＦＦ
（Ｈ）、アンダフローしたときに、積分器５９の出力は
Ｃ０００（Ｈ）となる。この場合には、オーバフローま
たはアンダフローが生じたときにレジスタ５６に３ＦＦ
Ｆ（Ｈ）またはＣ０００（Ｈ）が設定され、加算器５５
においてオーバフローまたはアンダフローが連続して発
生することが防止される。すなわち、回路の安定性がよ
り向上する。

【００３７】なお、上記各実施例において、１つの積分
器５９を有する１次デルタシグマ変調器の場合について
説明したが、２次デルタシグマ変調器や３次デルタシグ
マ変調器のように複数個の積分器を有するものについて
も本発明を適用することができる。

【００３８】

【発明の効果】以上のように、請求項１記載の発明によ
れば、デルタシグマ変調器を、加算器がオーバフローま
たはアンダフローしたときに、加算器のとりうる最大値
または最小値を出力するように構成したので、発振など
を防止でき、安定に動作するものが得られる効果があ
る。

【００３９】また、請求項２記載の発明によれば、デル
タシグマ変調器を、加算器がオーバフローまたはアンダ
フローしたときに、加算器のとりうる最大値よりも小さ
い所定値または最小値よりも大きい所定値を出力するよ
うに構成したので、発振などを防止できるとともに連続
的にオーバフローやアンダフローが生ずる可能性を低下
させ、より安定に動作するものが得られる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるデルタシグマ変調器
を用いたＤ−Ａ変換器を示すブロック図である。

【図２】この発明の第１の実施例によるデルタシグマ変
調器における積分器の詳細構成を示す回路図である。

【図３】この発明の第２の実施例によるデルタシグマ変
調器における積分器の詳細構成を示す回路図である。

【図４】従来のデルタシグマ変調器を用いたＤ−Ａ変換
器の構成を示すブロック図である。

【図５】従来のデルタシグマ変調器における積分器を示
す回路図である。

【図６】従来の他のデルタシグマ変調器を用いたＤ−Ａ
変換器を示すブロック図である。

【符号の説明】

５積分回路６量子化器７減算器８遅延回路５５加算器５６レジスタ５７検出回路５８設定回路

Claims

【特許請求の範囲】

【請求項１】入力ディジタル値の積分を行う積分回路
と、この積分回路の出力の量子化を行う量子化器と、こ
の量子化器の出力を遅延させる遅延回路と、入力信号の
値から前記遅延回路の出力を減算し減算結果を前記入力
ディジタル値として出力する減算器とを備えたデルタシ
グマ変調器において、前記積分回路は、前記入力ディジ
タル値とレジスタの出力とを加算する加算器と、この加
算器のオーバフローおよびアンダフローを検出して検出
信号を出力する検出回路と、前記検出信号のオフ時に前
記加算器が出力した値を出力値として出力するととも
に、前記検出回路がオーバフローを検出したときに前記
加算器が出力しうる最大値を出力値として出力し、前記
検出回路がアンダフローを検出したときに前記加算器が
出力しうる最小値を出力値として出力し、前記出力値を
前記レジスタに供給する設定回路とを備えたことを特徴
とするデルタシグマ変調器。
【請求項２】入力ディジタル値の積分を行う積分回路
と、この積分回路の出力の量子化を行う量子化器と、こ
の量子化器の出力を遅延させる遅延回路と、入力信号の
値から前記遅延回路の出力を減算し減算結果を前記入力
ディジタル値として出力する減算器とを備えたデルタシ
グマ変調器において、前記積分回路は、前記入力ディジ
タル値とレジスタの出力とを加算する加算器と、この加
算器のオーバフローおよびアンダフローを検出して検出
信号を出力する検出回路と、前記検出信号のオフ時に前
記加算器が出力した値を出力値として出力するととも
に、前記検出回路がオーバフローを検出したときに前記
加算器が出力しうる最大値よりも小さい所定値を出力値
として出力し、前記検出回路がアンダフローを検出した
ときに前記加算器が出力しうる最小値よりも大きい値を
出力値として出力し、前記出力値を前記レジスタに供給
する設定回路とを備えたことを特徴とするデルタシグマ
変調器。