JPH0389627A - ディジタル・アナログ変換装置 - Google Patents
ディジタル・アナログ変換装置Info
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- JPH0389627A JPH0389627A JP22677089A JP22677089A JPH0389627A JP H0389627 A JPH0389627 A JP H0389627A JP 22677089 A JP22677089 A JP 22677089A JP 22677089 A JP22677089 A JP 22677089A JP H0389627 A JPH0389627 A JP H0389627A
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- H03M1/0614—Continuously compensating for, or preventing, undesired influence of physical parameters of harmonic distortion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、オーディオ信号等に対応するディジタル信号
をディジタル・アナログ（Ｄ／Ａ）変換する際に生じる
ゼロクロス歪や量子化・歪を改善する回路を備えたディ
ジタル・アナログ変換装置に関する。
をディジタル・アナログ（Ｄ／Ａ）変換する際に生じる
ゼロクロス歪や量子化・歪を改善する回路を備えたディ
ジタル・アナログ変換装置に関する。
［従来の技術］
ディジタル／アナログ変換器（Ｄ／Ａコンバータ）にお
いて、例えばオフセットバイナリの［１０００］から［
０１１１］に変化する時のようにディジタル信号の１ワ
ードにおける最大重みビット（ＭＳＢ）が変化する点で
最も大きな歪を生じることは周知である。ＭＳＢの変化
点が入力信号の零ボルト地点（ゼロクロス）にあると、
レベルの低い信号における歪率が悪化するので、入力信
号に何らかの電圧シフト信号を加算することによって、
これを回避する技術が知られている。シフト信号として
は、例えば直流オフセットを与える信号や、デイザなど
が一般的である。しかしながら、シフト信号を加えると
、Ｄ／Ａコンバータの入力がこのダイナミックレンジを
越える状態が発生するおそれがあり、もし、越えた場合
には、大きな波形歪を発生する。この問題を解決するた
めに、レベル検出回路を設け、ダイナミックレンジを越
える期間には、シフト信号の加算を中断する回路を設け
たＤ／Ａ変換器が既にある。
いて、例えばオフセットバイナリの［１０００］から［
０１１１］に変化する時のようにディジタル信号の１ワ
ードにおける最大重みビット（ＭＳＢ）が変化する点で
最も大きな歪を生じることは周知である。ＭＳＢの変化
点が入力信号の零ボルト地点（ゼロクロス）にあると、
レベルの低い信号における歪率が悪化するので、入力信
号に何らかの電圧シフト信号を加算することによって、
これを回避する技術が知られている。シフト信号として
は、例えば直流オフセットを与える信号や、デイザなど
が一般的である。しかしながら、シフト信号を加えると
、Ｄ／Ａコンバータの入力がこのダイナミックレンジを
越える状態が発生するおそれがあり、もし、越えた場合
には、大きな波形歪を発生する。この問題を解決するた
めに、レベル検出回路を設け、ダイナミックレンジを越
える期間には、シフト信号の加算を中断する回路を設け
たＤ／Ａ変換器が既にある。
［発明が解決しようとする課題］
しかし、シフト信号の加算を中断すると、Ｄ／Ａ変換後
のアナログ信号に第５図（Ａ＞に示すような不連続点が
生じる。この不連続点を解消するためにアナログ信号に
第５図（Ｂ）に示すシフト信号対応の補償信号を加算す
ることが考えられる。
のアナログ信号に第５図（Ａ＞に示すような不連続点が
生じる。この不連続点を解消するためにアナログ信号に
第５図（Ｂ）に示すシフト信号対応の補償信号を加算す
ることが考えられる。
しかし、第５図（Ａ）に加算されているシフト信号を減
算して元の信号に戻す時に減算しきれないと、やはり第
５図（Ｃ）に示すような不連続点による歪が生じる。
算して元の信号に戻す時に減算しきれないと、やはり第
５図（Ｃ）に示すような不連続点による歪が生じる。
そこで、本発明の目的は、Ｄ／Ａ変換器のオーバーフロ
ー防止用時の波形の不連続性を改善することができるデ
ィジタル・アナログ変換装置を提供することにある。
ー防止用時の波形の不連続性を改善することができるデ
ィジタル・アナログ変換装置を提供することにある。
［課題を解決するための手段］
上記目的を達成するための請求項１に従う発明は、ディ
ジタル信号を発生するディジタル信号発生回路と、歪改
善用のシフト信号をディジタル形式で発生するシフト信
号発生回路と、前記ディジタル信号に前記シフト信号を
加算するための加算器と、前記加算器の出力が一定のデ
ィジタル値以上になったか否かを判定するためのレベル
検出回路と、前記レベル検出回路から前記加算器の出力
が前記一定のディジタル値未満であることを示す出力が
発生している時には前記加算器の出力と実質的に同一の
値を出力し、前記レベル検出回路から前記加算器の出力
が前記一定のディジタル値以上であることを示す出力が
発生している時には前記一定のディジタル値を出力する
ディジタルリミッタと、前記レベル検出回路から前記加
算器の出力が前記一定のディジタル値以上であることを
示す出力が発生している時に対応して、前記加算器の出
力から前記一定のディジタル値を差し引いた値に対応す
る補償用信号を形成する補償用信号形成回路と、前記シ
フト信号から前記補償用信号を減算するための減算器と
、前記リミッタの出力をアナログ信号に変換するための
第１のディジタル・アナログ変換器と、前記減算器の出
力をアナログ信号に変換するための第２のディジタル・
アナログ変換器と、前記第１のディジタル・アナログ変
換器の出力から前記第２のディジタル・アナログ変換器
の出力を減算するためのアナログ減算回路とから戒るデ
ィジタル・アナログ変換装置に係わるものである。
ジタル信号を発生するディジタル信号発生回路と、歪改
善用のシフト信号をディジタル形式で発生するシフト信
号発生回路と、前記ディジタル信号に前記シフト信号を
加算するための加算器と、前記加算器の出力が一定のデ
ィジタル値以上になったか否かを判定するためのレベル
検出回路と、前記レベル検出回路から前記加算器の出力
が前記一定のディジタル値未満であることを示す出力が
発生している時には前記加算器の出力と実質的に同一の
値を出力し、前記レベル検出回路から前記加算器の出力
が前記一定のディジタル値以上であることを示す出力が
発生している時には前記一定のディジタル値を出力する
ディジタルリミッタと、前記レベル検出回路から前記加
算器の出力が前記一定のディジタル値以上であることを
示す出力が発生している時に対応して、前記加算器の出
力から前記一定のディジタル値を差し引いた値に対応す
る補償用信号を形成する補償用信号形成回路と、前記シ
フト信号から前記補償用信号を減算するための減算器と
、前記リミッタの出力をアナログ信号に変換するための
第１のディジタル・アナログ変換器と、前記減算器の出
力をアナログ信号に変換するための第２のディジタル・
アナログ変換器と、前記第１のディジタル・アナログ変
換器の出力から前記第２のディジタル・アナログ変換器
の出力を減算するためのアナログ減算回路とから戒るデ
ィジタル・アナログ変換装置に係わるものである。
また、請求項２に従う発明は、ディジタル信号を発生す
るディジタル信号発生回路と、歪改善用のシフト信号を
ディジタル形式で発生するシフト信号発生回路と、前記
ディジタル信号の反転信号を形成する反転回路と、前記
ディジタル信号に前記シフト信号を加算するための第１
の加算器と、前記第１の加算器の出力が一定のディジタ
ル値以上になったか否かを判定するための第１のレベル
検出回路と、前記第１のレベル検出回路から前記第１の
加算器の出力が前記一定のディジタル値未満であること
を示す出力が発生している時には前記第１の加算器の出
力と実質的に同一の値を出力し、前記第１のレベル検出
回路から前記第１の加算器の出力が前記一定のディジタ
ル値以上であることを示す出力が発生している時には前
記一定のディジタル値を出力する第１のディジタルリミ
ッタと、前記第１のレベル検出回路から前記第１の加算
器の出力が前記一定のディジタル値以上であることを示
す出力が発生している時に対応して、前記第１の加算器
の出力から前記一定のディジタル値を差し引いた値に対
応する第１の補償用信号を形成する第１の補償用信号形
成回路と、前記反転回路・から得られる反転ディジタル
信号に前記シフト信号を加算するための第２の加算器と
、前記第２の加算器の出力が一定のディジタル値以上に
なったか否かを判定するための第２のレベル検出回路と
、前記第２のレベル検出回路から前記第２の加算器の出
力が前記一定のディジタル値未満であることを示す出力
が発生している時には前記第２の加算器の出力と実質的
に同一の値を出力し、前記第２のレベル検出回路から前
記加算器の出力が前記一定のディジタル値以上であるこ
とを示す出力が発生している時には前記一定のディジタ
ル値を出力する第２のディジタルリミッタと、前記第２
のレベル検出回路から前記第２の加算器の出力が前記一
定のディジタル値以上であることを示す出力が発生して
いる時に対応して、前記第２の加算器の出力から前記一
定のディジタル値を差し引いた値に対応する第２の補償
用信号を形成する第２の補償用信号形成回路と、前記第
１のディジタルリミッタの出力から前記第２の補償用信
号を減算するための第１の減算器と、前記第２のディジ
タルリミッタの出力から前記第１の補償用信号を減算す
るための第２の減算器と、前記第１の減算器の出力をア
ナログ信号に変換するための第１のディジタル・アナロ
グ変換器と、前記第２の減算器の出力をアナログ信号に
変換するための第２のディジタル・アナログ変換器と、
前記第１のディジタル・アナログ変換器の出力から前記
第２のディジタル・アナログ変換器の出力を減算するた
めのアナログ減算回路とから成るディジタル・アナログ
変換装置に係わるものである。
るディジタル信号発生回路と、歪改善用のシフト信号を
ディジタル形式で発生するシフト信号発生回路と、前記
ディジタル信号の反転信号を形成する反転回路と、前記
ディジタル信号に前記シフト信号を加算するための第１
の加算器と、前記第１の加算器の出力が一定のディジタ
ル値以上になったか否かを判定するための第１のレベル
検出回路と、前記第１のレベル検出回路から前記第１の
加算器の出力が前記一定のディジタル値未満であること
を示す出力が発生している時には前記第１の加算器の出
力と実質的に同一の値を出力し、前記第１のレベル検出
回路から前記第１の加算器の出力が前記一定のディジタ
ル値以上であることを示す出力が発生している時には前
記一定のディジタル値を出力する第１のディジタルリミ
ッタと、前記第１のレベル検出回路から前記第１の加算
器の出力が前記一定のディジタル値以上であることを示
す出力が発生している時に対応して、前記第１の加算器
の出力から前記一定のディジタル値を差し引いた値に対
応する第１の補償用信号を形成する第１の補償用信号形
成回路と、前記反転回路・から得られる反転ディジタル
信号に前記シフト信号を加算するための第２の加算器と
、前記第２の加算器の出力が一定のディジタル値以上に
なったか否かを判定するための第２のレベル検出回路と
、前記第２のレベル検出回路から前記第２の加算器の出
力が前記一定のディジタル値未満であることを示す出力
が発生している時には前記第２の加算器の出力と実質的
に同一の値を出力し、前記第２のレベル検出回路から前
記加算器の出力が前記一定のディジタル値以上であるこ
とを示す出力が発生している時には前記一定のディジタ
ル値を出力する第２のディジタルリミッタと、前記第２
のレベル検出回路から前記第２の加算器の出力が前記一
定のディジタル値以上であることを示す出力が発生して
いる時に対応して、前記第２の加算器の出力から前記一
定のディジタル値を差し引いた値に対応する第２の補償
用信号を形成する第２の補償用信号形成回路と、前記第
１のディジタルリミッタの出力から前記第２の補償用信
号を減算するための第１の減算器と、前記第２のディジ
タルリミッタの出力から前記第１の補償用信号を減算す
るための第２の減算器と、前記第１の減算器の出力をア
ナログ信号に変換するための第１のディジタル・アナロ
グ変換器と、前記第２の減算器の出力をアナログ信号に
変換するための第２のディジタル・アナログ変換器と、
前記第１のディジタル・アナログ変換器の出力から前記
第２のディジタル・アナログ変換器の出力を減算するた
めのアナログ減算回路とから成るディジタル・アナログ
変換装置に係わるものである。
なお、請求項１及び２における加算器、減算器、減算回
路は、これ等の入力の一方の位相又は極性を反転するこ
とによって加算器を減算器に、また減算器又は減算回路
を加算器に変えることができる。従って、本発明におけ
る加算及び減算は、便宜上の呼び方であり、相互に置き
換え可能なものである。
路は、これ等の入力の一方の位相又は極性を反転するこ
とによって加算器を減算器に、また減算器又は減算回路
を加算器に変えることができる。従って、本発明におけ
る加算及び減算は、便宜上の呼び方であり、相互に置き
換え可能なものである。
［作 用〕
請求項１の発明の補償用信号形成回路からはリミッタで
切り捨てられた成分が得られる。この成分を含む補償用
信号とシフト信号（直流オフセット用信号又はデイザ信
号）とは減算処理される。
切り捨てられた成分が得られる。この成分を含む補償用
信号とシフト信号（直流オフセット用信号又はデイザ信
号）とは減算処理される。
例えば、補償用信号の極性（位相）を反転してシフト信
号に加算される。第２のディジタル・アナログ信号は減
算すべきシフト信号と補償用信号との両方をアナログ信
号に変換する。減算回路ではシフト信号が減算されると
共に、結果として補償用信号が加算されて歪の少ないア
ナログ信号が得られる。
号に加算される。第２のディジタル・アナログ信号は減
算すべきシフト信号と補償用信号との両方をアナログ信
号に変換する。減算回路ではシフト信号が減算されると
共に、結果として補償用信号が加算されて歪の少ないア
ナログ信号が得られる。
請求項２の発明においても同様な作用が得られる。
［第１の実施例］
次に、第１図及び第２図を参照して本発明の第１の実施
例に係わるディジタル・アナログ変換装置を説明する。
例に係わるディジタル・アナログ変換装置を説明する。
第１図のディジタル信号発生回路１は、例えばＣＤプレ
ーヤにおける再生回路であって、オーディオ等のアナロ
グ信号に対応する例えば１６ビツトのオフセットバイナ
リ形式のディジタル信号Ａを一定のサンプリング周期で
順次に出力する。
ーヤにおける再生回路であって、オーディオ等のアナロ
グ信号に対応する例えば１６ビツトのオフセットバイナ
リ形式のディジタル信号Ａを一定のサンプリング周期で
順次に出力する。
シフト信号発生回路２は、この実施例の場合、ディジタ
ル信号に対応するアナログ信号における直流オフセット
に相当するシフト信号Ｂをオフセットバイナリ形式で発
生するものである。なお、シフト信号Ｂはディジタル信
号と同一のサンプリング周期で送出される。また、この
シフト信号Ｂはディジタル信号Ａの最大レベルよりも十
分に小さいレベルの信号である。
ル信号に対応するアナログ信号における直流オフセット
に相当するシフト信号Ｂをオフセットバイナリ形式で発
生するものである。なお、シフト信号Ｂはディジタル信
号と同一のサンプリング周期で送出される。また、この
シフト信号Ｂはディジタル信号Ａの最大レベルよりも十
分に小さいレベルの信号である。
ディジタル加算器３はディジタル信号発生回路１に接続
された一方の入力端子とシフト信号発生回路２に接続さ
れた他方の入力端子とを有し、ディジタル信号Ａとシフ
ト信号Ｂとの加算出力Ｃ＝Ａ＋−Ｂを発生する。
された一方の入力端子とシフト信号発生回路２に接続さ
れた他方の入力端子とを有し、ディジタル信号Ａとシフ
ト信号Ｂとの加算出力Ｃ＝Ａ＋−Ｂを発生する。
レベル検出回路４は、ディジタル信号発生回路１から発
生するディジタル信号Ａと加算器３の出力Ｃとに基づい
て、加算出力Ｃが第１のディジタル・アナログ変換器（
以下単にＤＡＣと言う）５のオーバーフローレベル又は
これよりも低く設定された一定レベルに達したか否かを
判定するものである。
生するディジタル信号Ａと加算器３の出力Ｃとに基づい
て、加算出力Ｃが第１のディジタル・アナログ変換器（
以下単にＤＡＣと言う）５のオーバーフローレベル又は
これよりも低く設定された一定レベルに達したか否かを
判定するものである。
加算器３とレベル検出回路４とに接続されているディジ
タルリミッタ６は、加算出力Ｃが一定レベルに達してい
ないことを示しているレベル検出信号に応答して加算出
力Ｃをそのまま出力し、加算出力Ｃが一定レベル以上で
あることを示すレベル検出信号に応答して一定レベルの
ディジタル値を継続的に出力するものである。補償用信
号形成回路７はディジタル減算回路から成り、一方の入
力端子が加算器３に接続され、他方の入力端子がリミッ
タ６に接続されている。従って、この補償用信号形成回
路７からは加算出力Ｃからリミッタ出力りを差し引いた
値から成る補償用信号Ｅが得られる、補償用信号Ｅは、
リミッタ６で切り捨てられた成分に相当する。
タルリミッタ６は、加算出力Ｃが一定レベルに達してい
ないことを示しているレベル検出信号に応答して加算出
力Ｃをそのまま出力し、加算出力Ｃが一定レベル以上で
あることを示すレベル検出信号に応答して一定レベルの
ディジタル値を継続的に出力するものである。補償用信
号形成回路７はディジタル減算回路から成り、一方の入
力端子が加算器３に接続され、他方の入力端子がリミッ
タ６に接続されている。従って、この補償用信号形成回
路７からは加算出力Ｃからリミッタ出力りを差し引いた
値から成る補償用信号Ｅが得られる、補償用信号Ｅは、
リミッタ６で切り捨てられた成分に相当する。
ディジタル減算器８はシフト信号発生回路２と補償用信
号形成回路７とに接続され、シフト信号Ｂから補償用信
号Ｅを減算した信号Ｆ＝Ｂ−Ｅを出力する。
号形成回路７とに接続され、シフト信号Ｂから補償用信
号Ｅを減算した信号Ｆ＝Ｂ−Ｅを出力する。
リミッタ回路６に接続された第１のＤＡＣ５は、リミッ
タ６の出力りをアナログ信号に変換するものであり、こ
の実施例の場合、加算器３と同一のダイナミックレンジ
を有する。第２のＤＡＣ９は減算器８の出力Ｆをアナロ
グ信号に変換するものである。
タ６の出力りをアナログ信号に変換するものであり、こ
の実施例の場合、加算器３と同一のダイナミックレンジ
を有する。第２のＤＡＣ９は減算器８の出力Ｆをアナロ
グ信号に変換するものである。
アナログ減算回路１０は第１のＤＡＣ５の出力から第２
のＤＡＣ９の出力を′＄４算した波形を出力するもので
ある。
のＤＡＣ９の出力を′＄４算した波形を出力するもので
ある。
［動 作］
第２図（Ａ）〜（Ｆ）は第１図のＡ〜Ｆ点の状態をアナ
ログ類推で説明的に示すものである。また、第２図（Ａ
）には、加算器３及び第１のＤＡＣ５のダイナミックレ
ンジいっばいのディジタル信号Ａに対応する正弦波アナ
ログ信号が示されている。第２図（Ａ）のディジタル信
号Ａに第２図（Ｂ）に示すディジタルシフト信号Ｂを加
算すると、当然の結果として、ディジタル信号Ａの最大
値近傍で加算器３のオーバーフロー３が発生する。
ログ類推で説明的に示すものである。また、第２図（Ａ
）には、加算器３及び第１のＤＡＣ５のダイナミックレ
ンジいっばいのディジタル信号Ａに対応する正弦波アナ
ログ信号が示されている。第２図（Ａ）のディジタル信
号Ａに第２図（Ｂ）に示すディジタルシフト信号Ｂを加
算すると、当然の結果として、ディジタル信号Ａの最大
値近傍で加算器３のオーバーフロー３が発生する。
第２図（Ｃ）に示すように、オーバーフローが発生しな
いｔＯ〜ｔ１区間及びｔ２〜ｔ３区間にはＡ＋Ｂの出力
が正領域に得られるが、オーバーフローしているｔ１〜
ｔ２区間においては、桁溢れが起きて符号が反転し、負
の領域に出力が得られる。
いｔＯ〜ｔ１区間及びｔ２〜ｔ３区間にはＡ＋Ｂの出力
が正領域に得られるが、オーバーフローしているｔ１〜
ｔ２区間においては、桁溢れが起きて符号が反転し、負
の領域に出力が得られる。
リミッタ６は、ｔＯ〜ｔ１ 、ｔ２〜ｔ３等のオーバー
フローしていない期間には加算出力Ｃをそのまま出力し
、ｔ１〜ｔ２等のオーバーフローしている期間には一定
値（最大Ｉ）をｍ続的に出力する。これにより、リミッ
タ６から第２図（Ｄ）に示す出力りが得られる。
フローしていない期間には加算出力Ｃをそのまま出力し
、ｔ１〜ｔ２等のオーバーフローしている期間には一定
値（最大Ｉ）をｍ続的に出力する。これにより、リミッ
タ６から第２図（Ｄ）に示す出力りが得られる。
補償用信号形成回路７においては、加算出力Ｃからリミ
ッタ出力りを差し引くことに基づいて第２図（Ｅ）の補
償用信号Ｅが得られる。この補償用信号Ｅは、リミッタ
６で切り捨てられた成分に相当する。減算器８において
は、第２図（Ｂ）のシフト信号Ｂから第２図（Ｅ）の補
償用信号Ｅを差し引いた信号Ｆ＝Ｂ−Ｅが第２図（Ｆ）
に示すように得られる。
ッタ出力りを差し引くことに基づいて第２図（Ｅ）の補
償用信号Ｅが得られる。この補償用信号Ｅは、リミッタ
６で切り捨てられた成分に相当する。減算器８において
は、第２図（Ｂ）のシフト信号Ｂから第２図（Ｅ）の補
償用信号Ｅを差し引いた信号Ｆ＝Ｂ−Ｅが第２図（Ｆ）
に示すように得られる。
第１のＤＡＣ５で第２図＜Ｄ）のリミッタ出力をアナロ
グ信号に変換し、第２のＤＡＣ９で第２図（Ｆ）の信号
をアナログ信号に変換し、減算回路１０で第２図（Ｄ）
の波形から第２図（Ｆ）の波形をアナログ減算すると、
第２図（Ａ＞に示す原波形にほぼ一致した波形が得られ
る。
グ信号に変換し、第２のＤＡＣ９で第２図（Ｆ）の信号
をアナログ信号に変換し、減算回路１０で第２図（Ｄ）
の波形から第２図（Ｆ）の波形をアナログ減算すると、
第２図（Ａ＞に示す原波形にほぼ一致した波形が得られ
る。
第２図において、ｔｌ及び５２時点で第２図（Ｆ）の信
号がゆるやかに変化するので、減算回路１０においてた
とえシフト信号の引き残しが発生したとしても、減算回
路１０の出力波形がｔｌ、５２時点で急激に変化しない
、従って、歪の少ないアナログ信号を得ることができる
。
号がゆるやかに変化するので、減算回路１０においてた
とえシフト信号の引き残しが発生したとしても、減算回
路１０の出力波形がｔｌ、５２時点で急激に変化しない
、従って、歪の少ないアナログ信号を得ることができる
。
なお、ディジタル信号Ａのレベルが低い時には、リミッ
タ６の出力りは加算出力Ｃに一致し、また、補償用信号
形成回路７の出力は零になる。
タ６の出力りは加算出力Ｃに一致し、また、補償用信号
形成回路７の出力は零になる。
［第２の実施例コ
次に、第３図及び第４図を参照して本発明の第２の実施
例に係わるＤ／Ａ変換装置を説明する。
例に係わるＤ／Ａ変換装置を説明する。
但し、第３図において符号１．２．５．９．１０で示す
ものは第１図で同一符号で示すものと実質的に同一であ
り、第３図の３ａ、３ｂ、４ａ、４ｂ、６ａ、６ｂ、７
ａ、７ｂ、８ａ、８ｂで示すものは第１図の３．４．６
．７．８で示すものと実質的に同一であるので、これ等
の詳しい説明は省略する。
ものは第１図で同一符号で示すものと実質的に同一であ
り、第３図の３ａ、３ｂ、４ａ、４ｂ、６ａ、６ｂ、７
ａ、７ｂ、８ａ、８ｂで示すものは第１図の３．４．６
．７．８で示すものと実質的に同一であるので、これ等
の詳しい説明は省略する。
この第２の実施例では位相反転回路１１がディジタル信
号発生回路に接続されている。第１の加算器３ａには第
４図（Ａ）に示すディジタル信号とシフト信号発生回路
２のシフト信号が入力し、これ等が加算される。第２の
加算器３ｂには第４図（Ｂ）に示す反転ディジタル信号
とシフト信号とが入力し、これ等が加算される。第１及
び第２のレベル検出回路４ａ、４ｂは実質的に同一のも
のであり、第１及び第２の加算器３ａ、３ｂのオーバー
フローを検出する。第１及び第２のリミノタロａ、６ｂ
は、第１図のリミッタ６と同様に動作し、オーバーフロ
ー時には第４図（Ｃ）（Ｄ＞の出力を発生する。
号発生回路に接続されている。第１の加算器３ａには第
４図（Ａ）に示すディジタル信号とシフト信号発生回路
２のシフト信号が入力し、これ等が加算される。第２の
加算器３ｂには第４図（Ｂ）に示す反転ディジタル信号
とシフト信号とが入力し、これ等が加算される。第１及
び第２のレベル検出回路４ａ、４ｂは実質的に同一のも
のであり、第１及び第２の加算器３ａ、３ｂのオーバー
フローを検出する。第１及び第２のリミノタロａ、６ｂ
は、第１図のリミッタ６と同様に動作し、オーバーフロ
ー時には第４図（Ｃ）（Ｄ＞の出力を発生する。
第１及び第２の補償用信号形成口Ｒ７ａ、７ｂは、第１
及び第２の加算器３ａ、３ｂの出力から第１及び第２の
リミッタ６ａ、６ｂの出力を減算することによって第４
図（Ｅ）（Ｆ）の第１及び第２の補償用信号を形成する
。
及び第２の加算器３ａ、３ｂの出力から第１及び第２の
リミッタ６ａ、６ｂの出力を減算することによって第４
図（Ｅ）（Ｆ）の第１及び第２の補償用信号を形成する
。
第１の減算器８ａは第１のリミッタ６ａの出力から第２
の補償用信号形成回路７ｂの出力を減算して第４図（Ｇ
）の信号を形成する。第２の減算器８ｂは第２のリミッ
タ６ｂの出力から第１の補償用信号形成回路７ａの出力
を減算し、第４図（トＩ）の信号を形成する。
の補償用信号形成回路７ｂの出力を減算して第４図（Ｇ
）の信号を形成する。第２の減算器８ｂは第２のリミッ
タ６ｂの出力から第１の補償用信号形成回路７ａの出力
を減算し、第４図（トＩ）の信号を形成する。
第１及び第２のＤＡＣ５，９は第４図（Ｇ）（Ｈ）の信
号をアナログ信号に変換する。減算回路１０は、第１の
ＤＡＣ５の出力から第２のＤＡＣ９の出力を減算し、第
４図（Ｉ）の波形を出力する。
号をアナログ信号に変換する。減算回路１０は、第１の
ＤＡＣ５の出力から第２のＤＡＣ９の出力を減算し、第
４図（Ｉ）の波形を出力する。
本実施例は第１の実施例と同一の作用効果を有する他に
、減算回路１０からＤＡＣ５よりも大きなダイナミック
レンジの波形を得ることができるという効果を有する。
、減算回路１０からＤＡＣ５よりも大きなダイナミック
レンジの波形を得ることができるという効果を有する。
［変形例］
本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。
次の変形が可能なものである。
（１） シフト信号として、直流オフセット信号の代り
にディジタルデイザを加算することができる。
にディジタルデイザを加算することができる。
（２） 補償用信号を形成するために、リミッタ６．６
ａ、６ｂとは別に独立のリミッタを設けることができる
。
ａ、６ｂとは別に独立のリミッタを設けることができる
。
（３） レベル検出回路４．４ａ、４ｂで所定レベルを
検出するために、基準レベルを設定し、この基準レベル
と加算器３．３ａ、３ｂの出力又はディジタル信号形成
回路の出力及び反転回路１１の出力とを比較し、過大レ
ベルを検出してもよい。
検出するために、基準レベルを設定し、この基準レベル
と加算器３．３ａ、３ｂの出力又はディジタル信号形成
回路の出力及び反転回路１１の出力とを比較し、過大レ
ベルを検出してもよい。
［発明の効果］
請求項１及び２の発明によれば、波形の不連続性を容易
に改善することができる。請求項２の発明では更にダイ
ナミックレンジの拡大が可能になる。
に改善することができる。請求項２の発明では更にダイ
ナミックレンジの拡大が可能になる。
第１図は本発明の第１の実施例のＤ／Ａ変換装置を示す
ブロック図、 第２図は第１図の各部の状態をアナログ類推で示す波形
図、 第３図は本発明の第２の実施例のＤ／Ａ変換装置を示す
ブロック図、 第４図（Ａ）〜（Ｉ）は第３図の各部の状態を示すもの
であり、この内（Ａ）〜（Ｈ）はアナログ類推で示す波
形図、（Ｉ）は出力電圧波形図、第５図は従来のオーバ
ーフロー時の波形を示す図である。 １・・・ディジタル信号発生回路、２・・・シフト信号
発生回路、３・・・加算器、４・・・レベル検出回路、
５・・・ＤＡＣ１６・・・リミッタ、７・・・補償用信
号形成回路、８・・・減算器、９・・・ＤＡＣ５１０・
・・減算回路。
ブロック図、 第２図は第１図の各部の状態をアナログ類推で示す波形
図、 第３図は本発明の第２の実施例のＤ／Ａ変換装置を示す
ブロック図、 第４図（Ａ）〜（Ｉ）は第３図の各部の状態を示すもの
であり、この内（Ａ）〜（Ｈ）はアナログ類推で示す波
形図、（Ｉ）は出力電圧波形図、第５図は従来のオーバ
ーフロー時の波形を示す図である。 １・・・ディジタル信号発生回路、２・・・シフト信号
発生回路、３・・・加算器、４・・・レベル検出回路、
５・・・ＤＡＣ１６・・・リミッタ、７・・・補償用信
号形成回路、８・・・減算器、９・・・ＤＡＣ５１０・
・・減算回路。
Claims (1)
- 【特許請求の範囲】 ［１］ディジタル信号を発生するディジタル信号発生回
路と、 歪改善用のシフト信号をディジタル形式で発生するシフ
ト信号発生回路と、 前記ディジタル信号に前記シフト信号を加算するための
加算器と、 前記加算器の出力が一定のディジタル値以上になったか
否かを判定するためのレベル検出回路と、前記レベル検
出回路から前記加算器の出力が前記一定のディジタル値
未満であることを示す出力が発生している時には前記加
算器の出力と実質的に同一の値を出力し、前記レベル検
出回路から前記加算器の出力が前記一定のディジタル値
以上であることを示す出力が発生している時には前記一
定のディジタル値を出力するディジタルリミッタ前記レ
ベル検出回路から前記加算器の出力が前記一定のディジ
タル値以上であることを示す出力が発生している時に対
応して、前記加算器の出力から前記一定のディジタル値
を差し引いた値に対応する補償用信号を形成する補償用
信号形成回路と、 前記シフト信号から前記補償用信号を減算するための減
算器と、 前記リミッタの出力をアナログ信号に変換するための第
１のディジタル・アナログ変換器と、前記減算器の出力
をアナログ信号に変換するための第２のディジタル・ア
ナログ変換器と、前記第１のディジタル・アナログ変換
器の出力から前記第２のディジタル・アナログ変換器の
出力を減算するためのアナログ減算回路と から成るディジタル・アナログ変換装置。 ［２］ディジタル信号を発生するディジタル信号発生回
路と、 歪改善用のシフト信号をディジタル形式で発生するシフ
ト信号発生回路と、 前記ディジタル信号の反転信号を形成する反転回路と、 前記ディジタル信号に前記シフト信号を加算するための
第１の加算器と、 前記第１の加算器の出力が一定のディジタル値以上にな
ったか否かを判定するための第１のレベル検出回路と、 前記第１のレベル検出回路から前記第１の加算器の出力
が前記一定のディジタル値未満であることを示す出力が
発生している時には前記第１の加算器の出力と実質的に
同一の値を出力し、前記第１のレベル検出回路から前記
第１の加算器の出力が前記一定のディジタル値以上であ
ることを示す出力が発生している時には前記一定のディ
ジタル値を出力する第１のディジタルリミッタと、前記
第１のレベル検出回路から前記第１の加算器の出力が前
記一定のディジタル値以上であることを示す出力が発生
している時に対応して、前記第１の加算器の出力から前
記一定のディジタル値を差し引いた値に対応する第１の
補償用信号を形成する第１の補償用信号形成回路と、 前記反転回路から得られる反転ディジタル信号に前記シ
フト信号を加算するための第２の加算器と、 前記第２の加算器の出力が一定のディジタル値以上にな
つたか否かを判定するための第２のレベル検出回路と、 前記第２のレベル検出回路から前記第２の加算器の出力
が前記一定のディジタル値未満であることを示す出力が
発生している時には前記第２の加算器の出力と実質的に
同一の値を出力し、前記第２のレベル検出回路から前記
加算器の出力が前記一定のディジタル値以上であること
を示す出力が発生している時には前記一定のディジタル
値を出力する第２のディジタルリミッタと、 前記第２のレベル検出回路から前記第２の加算器の出力
が前記一定のディジタル値以上であることを示す出力が
発生している時に対応して、前記第２の加算器の出力か
ら前記一定のディジタル値を差し引いた値に対応する第
２の補償用信号を形成する第２の補償用信号形成回路と
、 前記第１のディジタルリミッタの出力から前記第２の補
償用信号を減算するための第１の減算器と、 前記第２のディジタルリミッタの出力から前記第１の補
償用信号を減算するための第２の減算器と、 前記第１の減算器の出力をアナログ信号に変換するため
の第１のディジタル・アナログ変換器と、前記第２の減
算器の出力をアナログ信号に変換するための第２のディ
ジタル・アナログ変換器と、前記第１のディジタル・ア
ナログ変換器の出力から前記第２のディジタル・アナロ
グ変換器の出力を減算するためのアナログ減算回路と から成るディジタル・アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22677089A JPH0821858B2 (ja) | 1989-08-31 | 1989-08-31 | ディジタル・アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22677089A JPH0821858B2 (ja) | 1989-08-31 | 1989-08-31 | ディジタル・アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0389627A true JPH0389627A (ja) | 1991-04-15 |
| JPH0821858B2 JPH0821858B2 (ja) | 1996-03-04 |
Family
ID=16850340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22677089A Expired - Fee Related JPH0821858B2 (ja) | 1989-08-31 | 1989-08-31 | ディジタル・アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821858B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0967725A1 (en) * | 1998-06-17 | 1999-12-29 | Lucent Technologies Inc. | Method and apparatus for extending the spurious free dynamic range of an analog-to-digital converter |
| EP0967726A1 (en) * | 1998-06-17 | 1999-12-29 | Lucent Technologies Inc. | Method and apparatus for extending the spurious free dynamic range of a digital-to-analog converter |
| US6339701B1 (en) | 1998-06-17 | 2002-01-15 | Lucent Technologies, Inc. | Method and apparatus for extending the dynamic range of a frequency mixer |
| US6363120B1 (en) | 1998-06-17 | 2002-03-26 | Lucent Technologies Inc. | Apparatus and method for extending the dynamic range of a mixer using feed forward distortion reduction |
-
1989
- 1989-08-31 JP JP22677089A patent/JPH0821858B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0967725A1 (en) * | 1998-06-17 | 1999-12-29 | Lucent Technologies Inc. | Method and apparatus for extending the spurious free dynamic range of an analog-to-digital converter |
| EP0967726A1 (en) * | 1998-06-17 | 1999-12-29 | Lucent Technologies Inc. | Method and apparatus for extending the spurious free dynamic range of a digital-to-analog converter |
| US6097324A (en) * | 1998-06-17 | 2000-08-01 | Lucent Technologies Inc. | Method and apparatus for extending the spurious free dynamic range of an analog-to-digital converter |
| US6198419B1 (en) | 1998-06-17 | 2001-03-06 | Lucent Technologies, Inc. | Method and apparatus for extending the spurious free dynamic range of a digital-to-analog converter |
| US6339701B1 (en) | 1998-06-17 | 2002-01-15 | Lucent Technologies, Inc. | Method and apparatus for extending the dynamic range of a frequency mixer |
| US6363120B1 (en) | 1998-06-17 | 2002-03-26 | Lucent Technologies Inc. | Apparatus and method for extending the dynamic range of a mixer using feed forward distortion reduction |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821858B2 (ja) | 1996-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |