JPH07105953B2 - バ−ストゲ−トパルス形成回路 - Google Patents
バ−ストゲ−トパルス形成回路Info
- Publication number
- JPH07105953B2 JPH07105953B2 JP60298633A JP29863385A JPH07105953B2 JP H07105953 B2 JPH07105953 B2 JP H07105953B2 JP 60298633 A JP60298633 A JP 60298633A JP 29863385 A JP29863385 A JP 29863385A JP H07105953 B2 JPH07105953 B2 JP H07105953B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- signal
- voltage
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Processing Of Color Television Signals (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、バーストゲートパルス形成回路に関し、特に
ビデオテープレコーダ等、映像機器に用いられるカラー
ビデオ信号処理回路に適用して好適なものである。
ビデオテープレコーダ等、映像機器に用いられるカラー
ビデオ信号処理回路に適用して好適なものである。
Ｂ 発明の概要 本発明はバーストゲートパルス形成回路において、水平
同期信号に同期して変化する三角波形状の信号を作成
し、当該信号の第１及び第２のスロープ部分を用いてバ
ーストゲートパルスを発生することにより、精度の高い
パルス幅及び水平同期信号からの遅延時間を有するバー
ストゲートパルスを容易に得ることができる。
同期信号に同期して変化する三角波形状の信号を作成
し、当該信号の第１及び第２のスロープ部分を用いてバ
ーストゲートパルスを発生することにより、精度の高い
パルス幅及び水平同期信号からの遅延時間を有するバー
ストゲートパルスを容易に得ることができる。
Ｃ 従来の技術 従来、ビデオテープレコーダ等においては、第３図に示
すような方法を用いて、基準となる複合同期信号COMPの
水平同期信号の例えば立上がりから所定時間遅れた時点
に所定期間のバーストゲートパルスSGを形成してカラー
ビデオ信号の信号処理等に用いている。
すような方法を用いて、基準となる複合同期信号COMPの
水平同期信号の例えば立上がりから所定時間遅れた時点
に所定期間のバーストゲートパルスSGを形成してカラー
ビデオ信号の信号処理等に用いている。
すなわち、例えばブーストトラツプ回路やミラー積分回
路を用いて複合同期信号COMP（第３図（Ａ））から水平
同期信号HDの立下がり時点t0から変化を開始するのこぎ
り波信号S1（第３図（Ｂ））を作る。
路を用いて複合同期信号COMP（第３図（Ａ））から水平
同期信号HDの立下がり時点t0から変化を開始するのこぎ
り波信号S1（第３図（Ｂ））を作る。
こののこぎり波信号S1は基準レベルV1及びV2と比較さ
れ、その比較出力SC（第３図（Ｃ））より、のこぎり波
信号S1が、第１の基準レベルV1になつたとき立ち上が
り、第２の基準レベルV2になつたとき立ち下がるゲート
パルスSG（第３図（Ｄ））を形成している。
れ、その比較出力SC（第３図（Ｃ））より、のこぎり波
信号S1が、第１の基準レベルV1になつたとき立ち上が
り、第２の基準レベルV2になつたとき立ち下がるゲート
パルスSG（第３図（Ｄ））を形成している。
ここでのこぎり波信号S1の振幅V0、時点t0から振幅V0に
至るまでの期間T1と基準レベルV1及びV2の値は、水平同
期信号HDからゲートパルスSGの遅れ時間T3及びゲートパ
ルスSGのパルス幅T4が所定の値となるように選定されて
いる。
至るまでの期間T1と基準レベルV1及びV2の値は、水平同
期信号HDからゲートパルスSGの遅れ時間T3及びゲートパ
ルスSGのパルス幅T4が所定の値となるように選定されて
いる。
Ｄ 発明が解決しようとする問題点 ところが、遅れ時間T3及びパルス幅T4の精度の良いゲー
トパルスSGを得るためには、基準レベルV1及びV2のばら
つきを考慮しなければならない。
トパルスSGを得るためには、基準レベルV1及びV2のばら
つきを考慮しなければならない。
例えば、第３図においては、基準レベルV1が大きくなる
ように（又は小さくなるように）ばらついた場合は、遅
れ時間T3は短くなり（又は大きくなり）、かつパルス幅
T4が大きくなる（又は小さくなる）ようにばらつく。
ように（又は小さくなるように）ばらついた場合は、遅
れ時間T3は短くなり（又は大きくなり）、かつパルス幅
T4が大きくなる（又は小さくなる）ようにばらつく。
かかるばらつきの影響を小さくするためには、のこぎり
波信号S1の期間T1の傾斜を急峻なものとして、基準レベ
ルV1及びV2による期間T3及びT4の変化が小さくなるよう
にすることが考えられる。
波信号S1の期間T1の傾斜を急峻なものとして、基準レベ
ルV1及びV2による期間T3及びT4の変化が小さくなるよう
にすることが考えられる。
しかしこの傾斜はV0/（T3＋T4）以上にすることができ
ず、実用上十分な精度を得るために未だ不十分である。
ず、実用上十分な精度を得るために未だ不十分である。
これに加えて、比較出力SCには、のこぎり波信号S1の復
帰時間T2の間に基準レベルV1及びV2を横切ることにより
不要なパルスPNが生じることを避け得ず（第３図
（Ｃ））、ゲートパルスSGを出力する際に、当該パルス
PNを除去する回路を別途設けなければならないという問
題点があつた。
帰時間T2の間に基準レベルV1及びV2を横切ることにより
不要なパルスPNが生じることを避け得ず（第３図
（Ｃ））、ゲートパルスSGを出力する際に、当該パルス
PNを除去する回路を別途設けなければならないという問
題点があつた。
本発明は以上の点を考慮してなされたもので、基準信号
に対して高い精度の遅延時間を有しかつ高い精度のパル
ス幅を有するバーストゲートパルスの形成回路を提案し
ようとするものである。
に対して高い精度の遅延時間を有しかつ高い精度のパル
ス幅を有するバーストゲートパルスの形成回路を提案し
ようとするものである。
Ｅ 問題点を解決するための手段 かかる問題点を解決するために本発明においては、第１
及び第２の電流源４、５によつて充電及び放電されるコ
ンデンサ６の端子電圧V6に基づいて形成される波形の第
１のスロープで立ち上がり、かつ第２のスロープで立ち
下がるパルス出力SGを得るパルス形成回路11、16と、ブ
ランキングパルスBLK、水平同期信号HD及びコンデンサ
６の出力V6に基づいて第１及び第２の電流源４、５を切
り換えるスイツチ回路１、２、３、７、９、12、13とを
設け、水平同期信号HDより所定時間遅れた時点でパルス
出力を発生させるようにする。
及び第２の電流源４、５によつて充電及び放電されるコ
ンデンサ６の端子電圧V6に基づいて形成される波形の第
１のスロープで立ち上がり、かつ第２のスロープで立ち
下がるパルス出力SGを得るパルス形成回路11、16と、ブ
ランキングパルスBLK、水平同期信号HD及びコンデンサ
６の出力V6に基づいて第１及び第２の電流源４、５を切
り換えるスイツチ回路１、２、３、７、９、12、13とを
設け、水平同期信号HDより所定時間遅れた時点でパルス
出力を発生させるようにする。
Ｆ 作用 ブランキングパルスBLK、水平同期信号HD及びコンデン
サ６の端子電圧V6に基づいて、コンデンサ６を充放電さ
せる２つの電流源４、５を切り換えて、当該電流源４、
５の充放電電流に基づく三角波形状の信号波形を得る。
この信号波形を比較回路11、16に供給し、充電スロープ
及び放電スロープの一方で立ち上がり、かつ他の一方で
立ち下がるパルス出力を得る。
サ６の端子電圧V6に基づいて、コンデンサ６を充放電さ
せる２つの電流源４、５を切り換えて、当該電流源４、
５の充放電電流に基づく三角波形状の信号波形を得る。
この信号波形を比較回路11、16に供給し、充電スロープ
及び放電スロープの一方で立ち上がり、かつ他の一方で
立ち下がるパルス出力を得る。
かくして比較信号としてスロープの立上がり及び立下が
りを利用することができるので、精度の高いパルス出力
のバーストゲートパルス形成回路を得ることができる。
りを利用することができるので、精度の高いパルス出力
のバーストゲートパルス形成回路を得ることができる。
Ｇ 実施例 以下図面について、本発明の実施例を詳述する。
第１図は全体としてバーストゲートパルス形成回路を示
し、ゲート回路１を介して複合同期信号COMP（第２図
（Ａ））を受ける。このゲート回路１は、第４図に示す
ような真理値を有する論理回路でなり、ブランキングパ
ルスBLK（第２図（Ｂ））及び制御信号SNをゲート制御
信号として受ける。
し、ゲート回路１を介して複合同期信号COMP（第２図
（Ａ））を受ける。このゲート回路１は、第４図に示す
ような真理値を有する論理回路でなり、ブランキングパ
ルスBLK（第２図（Ｂ））及び制御信号SNをゲート制御
信号として受ける。
かくしてゲート回路１の出力端には、複合同期信号COM
P、ブランキングパルスBLK及び制御信号SNが論理「Ｌ」
となる時点t12において、論理「Ｌ」から論理「Ｈ」に
立ち上がる入力信号SS（第２図（Ｃ））が得られ、これ
をR-Sフリツプフロツプ回路２のセツト入力端Ｓに与え
る。
P、ブランキングパルスBLK及び制御信号SNが論理「Ｌ」
となる時点t12において、論理「Ｌ」から論理「Ｈ」に
立ち上がる入力信号SS（第２図（Ｃ））が得られ、これ
をR-Sフリツプフロツプ回路２のセツト入力端Ｓに与え
る。
フリツプフロツプ回路２のリセツト入力端Ｒには、リセ
ツトパルスRST（第２図（Ｇ））が入力され、出力で
なる制御信号SQ（第２図（Ｄ））をスイツチ回路３に出
力する。
ツトパルスRST（第２図（Ｇ））が入力され、出力で
なる制御信号SQ（第２図（Ｄ））をスイツチ回路３に出
力する。
かくしてフリツプフロツプ回路２がリセツトされて制御
信号SQ（第２図（Ｄ））が論理「Ｈ」の状態にある時点
t12において信号SSが論理「Ｈ」になると、制御信号SQ
が論理「Ｌ」に立ち下がる。続いて時点t16においてリ
セツトパルスRST（第２図（Ｇ））が論理「Ｈ」になる
と、フリツプフロツプ回路２がリセツトされ、制御信号
SQが論理「Ｈ」になる。
信号SQ（第２図（Ｄ））が論理「Ｈ」の状態にある時点
t12において信号SSが論理「Ｈ」になると、制御信号SQ
が論理「Ｌ」に立ち下がる。続いて時点t16においてリ
セツトパルスRST（第２図（Ｇ））が論理「Ｈ」になる
と、フリツプフロツプ回路２がリセツトされ、制御信号
SQが論理「Ｈ」になる。
スイツチ回路３は、充放電用コンデンサ６及び定電流源
５でなる並列回路の非アース側端3aを、定電流値2Iの電
流源４に接続制御する。これにより時点t12においてフ
リツプフロツプ回路２がセツト動作して制御信号SQが論
理「Ｌ」となつたとき、スイツチ回路３がオフ制御され
ることによりコンデンサ６が定電流源５の電流値Ｉで放
電され、その端子電圧V6は電流値Ｉで決まる時定数で低
下する（第２図（Ｅ））。
５でなる並列回路の非アース側端3aを、定電流値2Iの電
流源４に接続制御する。これにより時点t12においてフ
リツプフロツプ回路２がセツト動作して制御信号SQが論
理「Ｌ」となつたとき、スイツチ回路３がオフ制御され
ることによりコンデンサ６が定電流源５の電流値Ｉで放
電され、その端子電圧V6は電流値Ｉで決まる時定数で低
下する（第２図（Ｅ））。
またフリツプフロツプ回路２が時点t16においてリセツ
トされて制御信号SQが論理「Ｈ」になると、コンデンサ
６は電流源４及び５の差の電流Ｉで充電され、その端子
電圧V6は電流値Ｉで決まる時定数で上昇する。
トされて制御信号SQが論理「Ｈ」になると、コンデンサ
６は電流源４及び５の差の電流Ｉで充電され、その端子
電圧V6は電流値Ｉで決まる時定数で上昇する。
これに加えてコンデンサ６の非アース側端は、ベースに
基準電源７の出力電圧E1が与えられているトランジスタ
Q1、及びベースに電源８の出力電圧E2が与えられている
トランジスタQ2のエミツタに接続されている。トランジ
スタQ1のコレクタはダイオード13を介して電源ラインVc
cに接続され、トランジスタQ2のコレクタはダイオード1
5を介してアースに接続されている。
基準電源７の出力電圧E1が与えられているトランジスタ
Q1、及びベースに電源８の出力電圧E2が与えられている
トランジスタQ2のエミツタに接続されている。トランジ
スタQ1のコレクタはダイオード13を介して電源ラインVc
cに接続され、トランジスタQ2のコレクタはダイオード1
5を介してアースに接続されている。
ここで電圧E1及びE2は、トランジスタQ1及びQ2のベース
エミツタ電圧及びダイオード13及び15のダイオード電圧
をvbe、電源ラインの電圧をVccとしたとき、 Vbe≒E1≪E2≒Vcc−Vbe ……（１） の関係になるように選定されている。
エミツタ電圧及びダイオード13及び15のダイオード電圧
をvbe、電源ラインの電圧をVccとしたとき、 Vbe≒E1≪E2≒Vcc−Vbe ……（１） の関係になるように選定されている。
従つてトランジスタQ1は、コンデンサ６の端子電圧V6が
電圧E1-Vbeより低い電圧になつたとき、これがエミツタ
電圧Ve1として与えられることによりオン動作する。こ
れに対してトランジスタQ2は、コンデンサ６の端子電圧
V6が電圧E2＋Vbeより高い電圧になつたとき、これがエ
ミツタ電圧Ve2として与えられることによりオン動作す
る。
電圧E1-Vbeより低い電圧になつたとき、これがエミツタ
電圧Ve1として与えられることによりオン動作する。こ
れに対してトランジスタQ2は、コンデンサ６の端子電圧
V6が電圧E2＋Vbeより高い電圧になつたとき、これがエ
ミツタ電圧Ve2として与えられることによりオン動作す
る。
トランジスタQ1のコレクタは、次式 Vcc＞E4＞Vcc−Vbe ……（２） の条件を満足する電圧E4を基準電源９から基準入力とし
て受ける比較回路12に比較入力として与えられる。比較
回路12の出力はリセツトパルスRSTとしてフリツプフロ
ツプ回路２のリセツト端子Ｒに出力される。
て受ける比較回路12に比較入力として与えられる。比較
回路12の出力はリセツトパルスRSTとしてフリツプフロ
ツプ回路２のリセツト端子Ｒに出力される。
同様にトランジスタQ2のコレクタは次式 ０＜E5＜Vbe ……（３） の条件を満足する電圧E5を基準電源10から基準入力とし
て受ける比較回路14に比較入力として与えられる。比較
回路14の出力は、制御信号SNとしてゲート回路１の入力
端子Ｃに出力される。
て受ける比較回路14に比較入力として与えられる。比較
回路14の出力は、制御信号SNとしてゲート回路１の入力
端子Ｃに出力される。
さらに、コンデンサ６の端子電圧V6は、基準電源11の出
力電圧E3を基準として受ける比較回路16に与えられ、コ
ンデンサ６の端子電圧V6がV6＜E3になつたとき比較回路
16の出力端から論理「Ｈ」レベルのバーストゲートパル
スSGを送出する。ここで比較電圧E3は次式 E1-Vbe＜E3＜E2＋Vbe ……（４） の条件を満足するような値に選定されている。
力電圧E3を基準として受ける比較回路16に与えられ、コ
ンデンサ６の端子電圧V6がV6＜E3になつたとき比較回路
16の出力端から論理「Ｈ」レベルのバーストゲートパル
スSGを送出する。ここで比較電圧E3は次式 E1-Vbe＜E3＜E2＋Vbe ……（４） の条件を満足するような値に選定されている。
以上の構成において、第２図の時点t01で示すように、
複合同期信号COMP（第２図（Ａ））及びブランキングパ
ルスBLK（第２図（Ｂ））が共に論理「Ｈ」のとき、フ
リツプフロツプ回路２がリセツト状態にあることにより
（第２図（Ｄ））、スイツチ回路３がオン状態にある。
複合同期信号COMP（第２図（Ａ））及びブランキングパ
ルスBLK（第２図（Ｂ））が共に論理「Ｈ」のとき、フ
リツプフロツプ回路２がリセツト状態にあることにより
（第２図（Ｄ））、スイツチ回路３がオン状態にある。
このときコンデンサ６が電流源４によつて充電されるこ
とにより、端子電圧V6が上限電圧E2＋Vbeにまで充電さ
れて（第２図（Ｅ））トランジスタQ2がオン、トランジ
スタQ1がオフ状態に制御される。そこで比較回路14の出
力端に得られる制御信号SN（第２図（Ｆ））は論理
「Ｌ」になつてゲート回路１を開制御し、また比較回路
12の出力端に得られるリセツト信号RST（第２図
（Ｇ））は論理「Ｌ」になつている。かくしてバースト
ゲートパルス形成回路はバーストゲートパルス信号SG
（第２図（Ｈ））を論理「Ｌ」にした安定状態にある。
とにより、端子電圧V6が上限電圧E2＋Vbeにまで充電さ
れて（第２図（Ｅ））トランジスタQ2がオン、トランジ
スタQ1がオフ状態に制御される。そこで比較回路14の出
力端に得られる制御信号SN（第２図（Ｆ））は論理
「Ｌ」になつてゲート回路１を開制御し、また比較回路
12の出力端に得られるリセツト信号RST（第２図
（Ｇ））は論理「Ｌ」になつている。かくしてバースト
ゲートパルス形成回路はバーストゲートパルス信号SG
（第２図（Ｈ））を論理「Ｌ」にした安定状態にある。
やがて時点t11においてブランキングパルスBLKが論理
「Ｌ」に立ち下がつた後、時点t12において複合同期信
号COMPが論理「Ｌ」に立ち下がると、順次セツト入力信
号SSが論理「Ｈ」に立ち上がり、フリツプフロツプ回路
２をセツトし、スイツチ回路３をオフ動作させる。
「Ｌ」に立ち下がつた後、時点t12において複合同期信
号COMPが論理「Ｌ」に立ち下がると、順次セツト入力信
号SSが論理「Ｈ」に立ち上がり、フリツプフロツプ回路
２をセツトし、スイツチ回路３をオフ動作させる。
このときコンデンサ６が電流源５によつて放電され、そ
の端子電圧V6が低下して行く。従つて直ちにトランジス
タQ2がオフ動作し、比較回路14が制御信号SNを論理
「Ｈ」に立ち上げて、信号SSを論理「Ｌ」に立ち下げ
る。かくしてその後ゲート回路１を閉制御する。
の端子電圧V6が低下して行く。従つて直ちにトランジス
タQ2がオフ動作し、比較回路14が制御信号SNを論理
「Ｈ」に立ち上げて、信号SSを論理「Ｌ」に立ち下げ
る。かくしてその後ゲート回路１を閉制御する。
やがて時点t15において端子電圧V6が基準電圧E3以下に
なると、バーストゲートパルス信号SGが論理「Ｈ」に立
ち上がる。しかしコンデンサ６はさらに放電を続け、従
つて端子電圧V6は引き続き低下し続ける。
なると、バーストゲートパルス信号SGが論理「Ｈ」に立
ち上がる。しかしコンデンサ６はさらに放電を続け、従
つて端子電圧V6は引き続き低下し続ける。
その後時点t16において、端子電圧V6が下限電圧E1-Vbe
以下になると、トランジスタQ1がオン動作して比較回路
12のリセツト信号RSTを論理「Ｈ」に立ち上げる。この
とき順次、フリツプフロツプ回路２はリセツト動作し、
スイツチ回路３がオン動作してコンデンサ６が電流源４
によつて充電される状態に戻る。従つて端子電圧V6は上
昇して行くが、僅かでも上昇すると、トランジスタQ1は
直ちにオフ動作してリセツト信号RSTを論理「Ｌ」に戻
す。
以下になると、トランジスタQ1がオン動作して比較回路
12のリセツト信号RSTを論理「Ｈ」に立ち上げる。この
とき順次、フリツプフロツプ回路２はリセツト動作し、
スイツチ回路３がオン動作してコンデンサ６が電流源４
によつて充電される状態に戻る。従つて端子電圧V6は上
昇して行くが、僅かでも上昇すると、トランジスタQ1は
直ちにオフ動作してリセツト信号RSTを論理「Ｌ」に戻
す。
やがて時点t17において、端子電圧V6が基準電圧E3を越
えて上昇すると、バーストゲートパルス信号SGが論理
「Ｌ」に立ち下がる。しかしコンデンサ６は引き続き充
電動作を続ける。
えて上昇すると、バーストゲートパルス信号SGが論理
「Ｌ」に立ち下がる。しかしコンデンサ６は引き続き充
電動作を続ける。
その後時点t18において、端子電圧V6が上限電圧E2＋Vbe
より高くなると、直ちに順次、トランジスタQ2がオン動
作し、比較回路14の制御信号SNが論理「Ｌ」に立ち下が
つてゲート回路１を開制御し、かくして時点t01につい
て上述した安定状態に戻り、新たなブランキングパルス
BLK及び複合同期信号COMPの到来を待ち受ける状態にな
る。
より高くなると、直ちに順次、トランジスタQ2がオン動
作し、比較回路14の制御信号SNが論理「Ｌ」に立ち下が
つてゲート回路１を開制御し、かくして時点t01につい
て上述した安定状態に戻り、新たなブランキングパルス
BLK及び複合同期信号COMPの到来を待ち受ける状態にな
る。
以上の構成によれば、バーストゲートパルスの立上がり
時点（すなわち第２図に示す時点t15）及び立下がり時
点（すなわち第２図に示す時点t17）を、コンデンサ６
の端子電圧V6の降下するスロープ及び上昇するスロープ
を用いてそれぞれ決めることができる。
時点（すなわち第２図に示す時点t15）及び立下がり時
点（すなわち第２図に示す時点t17）を、コンデンサ６
の端子電圧V6の降下するスロープ及び上昇するスロープ
を用いてそれぞれ決めることができる。
ところが、当該スロープの傾斜は、従来の場合とほぼ等
しい動作電圧で動作させた場合、従来と同じパルス幅の
ゲートパルスを得るためには、約２倍の急峻な傾斜とす
ることができる。このため、比較電圧E3の変化による遅
延時間の変動を、約1/2に軽減することができる。また
バーストゲートパルス信号SGは１つの基準レベルを用い
て形成されるため従来のように２つの基準レベルを用い
てのこぎり波からバーストゲートパルス信号SGを形成す
る場合に比してパルス幅の変動要因を１つ削減でき、パ
ルス幅の変動を軽減することができる。これにより従来
の場合と比較して、一段と精度の高いバーストゲートパ
ルスを得ることができる。
しい動作電圧で動作させた場合、従来と同じパルス幅の
ゲートパルスを得るためには、約２倍の急峻な傾斜とす
ることができる。このため、比較電圧E3の変化による遅
延時間の変動を、約1/2に軽減することができる。また
バーストゲートパルス信号SGは１つの基準レベルを用い
て形成されるため従来のように２つの基準レベルを用い
てのこぎり波からバーストゲートパルス信号SGを形成す
る場合に比してパルス幅の変動要因を１つ削減でき、パ
ルス幅の変動を軽減することができる。これにより従来
の場合と比較して、一段と精度の高いバーストゲートパ
ルスを得ることができる。
また従来の場合のようなスロープの復帰の際に生ずる不
要なパルスPN（第３図（Ｃ））を除去するような回路も
不要となる。
要なパルスPN（第３図（Ｃ））を除去するような回路も
不要となる。
また上述の実施例によれば、ブランキングパルスBLKと
複合同期信号COMPとを用いて駆動しているため、複合同
期信号COMPに例えば垂直帰線消去期間に挿入されている
等化パルスのようなパルスが混入しても、誤動作を防止
することができる。
複合同期信号COMPとを用いて駆動しているため、複合同
期信号COMPに例えば垂直帰線消去期間に挿入されている
等化パルスのようなパルスが混入しても、誤動作を防止
することができる。
また、基準電源11の比較電圧E3を変化することによつて
複合同期信号COMPからバーストゲートパルスの中心が一
定時間遅延して（すなわち時点t12〜t16を一定にし
て）、パルス幅（すなわち時点t15からt17）を自由に変
化することができる。
複合同期信号COMPからバーストゲートパルスの中心が一
定時間遅延して（すなわち時点t12〜t16を一定にし
て）、パルス幅（すなわち時点t15からt17）を自由に変
化することができる。
このためコンデンサ６の端子に複数の比較電圧の異なる
比較回路を接続することにより、中心の時点t15が揃つ
た、かつパルス幅の異なる複数の信号を精度良く得るこ
とができる。
比較回路を接続することにより、中心の時点t15が揃つ
た、かつパルス幅の異なる複数の信号を精度良く得るこ
とができる。
なお、上述の実施例においては、下りのスロープで立ち
上がり、上りのスロープで立ち下がるようなパルスを得
る場合について述べたが、これに代え、下りのスロープ
で立ち下がるようにしても同様の効果を得ることができ
る。
上がり、上りのスロープで立ち下がるようなパルスを得
る場合について述べたが、これに代え、下りのスロープ
で立ち下がるようにしても同様の効果を得ることができ
る。
さらに上述の実施例においては、複合同期信号COMPにト
リガされて徐々に降下し、上昇するような三角波形の信
号を用いた場合について述べたが、これに代え、０
〔Ｖ〕近辺から徐々に上昇し、降下して来るような信号
波形を用いても良い。
リガされて徐々に降下し、上昇するような三角波形の信
号を用いた場合について述べたが、これに代え、０
〔Ｖ〕近辺から徐々に上昇し、降下して来るような信号
波形を用いても良い。
また上述の実施例においては、比較電圧として一定の電
圧E3を用いたが、これに代え、複数の基準電圧を用いて
スロープの降下部分においては電圧EAでパルスを立ち上
げ、スロープの上昇部分ではこれと異なる電圧EBで立ち
下げるように構成しても良い。
圧E3を用いたが、これに代え、複数の基準電圧を用いて
スロープの降下部分においては電圧EAでパルスを立ち上
げ、スロープの上昇部分ではこれと異なる電圧EBで立ち
下げるように構成しても良い。
Ｈ 発明の効果 以上のように本発明によれば、三角波形状に変化する信
号の上昇及び下降部分のスロープを用いることによつ
て、精度の高いパルス幅及び遅延時間を有するバースト
ゲートパルスの形成回路を容易に得ることができる。
号の上昇及び下降部分のスロープを用いることによつ
て、精度の高いパルス幅及び遅延時間を有するバースト
ゲートパルスの形成回路を容易に得ることができる。
第１図は本発明によるバーストゲートパルス形成回路の
回路図、第２図はその信号波形図、第３図は従来例の説
明に供する信号波形図、第４図は第１図のゲート回路１
の真理値表である。 １……ゲート回路、２……フリツプフロツプ回路、３…
…スイツチ回路、４、５……電流源、６……コンデン
サ、７、８、９、10、11……電源、12、14、16……比較
回路、Q1、Q2……トランジスタ。
回路図、第２図はその信号波形図、第３図は従来例の説
明に供する信号波形図、第４図は第１図のゲート回路１
の真理値表である。 １……ゲート回路、２……フリツプフロツプ回路、３…
…スイツチ回路、４、５……電流源、６……コンデン
サ、７、８、９、10、11……電源、12、14、16……比較
回路、Q1、Q2……トランジスタ。
Claims (1)
- 【請求項１】第１及び第２の電流源によつて充電及び放
電されるコンデンサの端子電圧に基づいて形成される波
形の第１のスロープで立ち上がり、かつ第２のスロープ
で立ち下がる出力パルスを得るパルス形成回路と、 ブランキングパルス、水平同期信号及び上記コンデンサ
の端子電圧に基づいて上記第１及び第２の電流源を切り
換えるスイツチ回路と を具え、上記水平同期信号より所定時間遅れた時点で上
記パルス出力を発生させるようにしたことを特徴とする
バーストゲートパルス形成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60298633A JPH07105953B2 (ja) | 1985-12-28 | 1985-12-28 | バ−ストゲ−トパルス形成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60298633A JPH07105953B2 (ja) | 1985-12-28 | 1985-12-28 | バ−ストゲ−トパルス形成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62157494A JPS62157494A (ja) | 1987-07-13 |
| JPH07105953B2 true JPH07105953B2 (ja) | 1995-11-13 |
Family
ID=17862259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60298633A Expired - Lifetime JPH07105953B2 (ja) | 1985-12-28 | 1985-12-28 | バ−ストゲ−トパルス形成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105953B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043850A (en) * | 1997-05-08 | 2000-03-28 | Sony Corporation | Burst gate pulse generator circuit |
| JP2003070014A (ja) * | 2001-08-24 | 2003-03-07 | New Japan Radio Co Ltd | バーストゲートパルス生成回路 |
| CN112162259B (zh) * | 2020-09-15 | 2024-02-13 | 中国电子科技集团公司第四十四研究所 | 脉冲激光时间电压转换电路及其控制方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911314B2 (ja) * | 1978-06-09 | 1984-03-14 | 松下電器産業株式会社 | カラ−テレビジョン受像機 |
| JPS60220691A (ja) * | 1984-04-17 | 1985-11-05 | Matsushita Electric Ind Co Ltd | 信号発生回路 |
-
1985
- 1985-12-28 JP JP60298633A patent/JPH07105953B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62157494A (ja) | 1987-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR880010548A (ko) | 전압레벨 설정회로 | |
| EP0433724A2 (en) | Voltage regulator with power boost system | |
| US7583113B2 (en) | Sawtooth oscillator having controlled endpoints and methodology therefor | |
| CA2263061A1 (en) | Dual control analog delay element | |
| US4544934A (en) | Driving circuit for an electrostatic recording head | |
| EP0130384B1 (en) | A two phase voltage signal generating circuit | |
| US6201426B1 (en) | Pulse generation device having integrating circuit having substantially constant charging/discharging ratio | |
| JPS62157494A (ja) | バ−ストゲ−トパルス形成回路 | |
| US4554464A (en) | Propagation delay generator | |
| US4504928A (en) | Current ramp generator | |
| JP2585554B2 (ja) | 電源装置 | |
| JPH0119471Y2 (ja) | ||
| JP2956983B2 (ja) | 垂直同期信号分離回路 | |
| EP0959561A1 (en) | Slope generator | |
| JP2772136B2 (ja) | ビデオ信号増幅回路 | |
| JPS6129188B2 (ja) | ||
| JPH0441660Y2 (ja) | ||
| JP2685831B2 (ja) | 可変周波数パルス発振器 | |
| JPH0213857B2 (ja) | ||
| JPH08148978A (ja) | 三角波発振回路およびこれを備えた映像信号処理装置 | |
| JPH03117912A (ja) | パルス発生回路 | |
| JPS60220691A (ja) | 信号発生回路 | |
| JPH0114729B2 (ja) | ||
| JPH07121075B2 (ja) | パラボラ波発生回路 | |
| JPS58122507A (ja) | パルス信号発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |