JPH07106980A - 符号化装置及び直列化装置 - Google Patents

Abstract

(57)【要約】 【目的】 並列処理で生成される可変長符号を効率良く
直列化する。 【構成】 入力端子１０Ａ〜１０Ｈには８相に分割され
た画像データが入力する。各処理回路１４Ａ〜１４Ｈの
Ｂ２コード化回路２２がその画像データをＢ２コード化
する。生成されたＢ２コードはＦＩＦＯメモリ３０に一
時記憶される。カウンタ２０は入力した画像データ数を
計数し、デコーダ３２は処理すべき画像データの終端を
検出し、Ｂ２コード化処理完了信号をＦＩＦＯメモリ３
４に印加する。スイッチ５０，５２は当初、処理回路１
４ＡのＦＩＦＯメモリ３０，３４の出力に接続し、メモ
リ３０の記憶データはＦＩＦＯメモリ５４に転送され
る。メモリ３４にＢ２コード化完了信号が検出される
と、カウンタ５８がカウント・アップし、それにより、
スイッチ制御回路６０がスイッチ５０，５２を次の処理
回路１４Ｂに切り換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多相分割された情報、
例えば画像信号を可変長符号化し、単相の伝送路上に出
力する符号化装置に関する。本発明は、又、データ量の
異なることのある並列処理装置で、処理済みデータを直
列化する直列化装置に関する。

【０００２】

【従来の技術】従来、映像信号をリアルタイムで処理す
る場合、処理速度との兼ね合いから並列処理系を採用す
る構成が知られている。

【０００３】図１は、従来例の概略構成ブロック図を示
す。この従来例では、画像情報を８相に分割し、同じ構
成の処理回路により並列で可変長符号化した後、１相に
まとめている。

【０００４】即ち、Ａ〜Ｈの８相に分割された各画像信
号が８つの入力端子１１０（１１０Ａ〜１１０Ｈ）に入
力し、入力端子１１２には入力端子１１０に入力する画
像データに同期したクロック信号が入力する。８個の並
列な処理回路１１４（１１４Ａ〜１１４Ｈ）は全く同じ
回路構成であり、内部回路の詳細を処理回路１１４Ａに
ついてのみ図示した。

【０００５】処理回路１１４Ａにおいて、１２０は入力
画像データの数を数えるカウンタ、１２２はＢ２コード
化回路、１２４は３ビットの加算器、１２６は前クロッ
クの加算値を記憶するラッチ、１２８はビット・シフ
タ、１３０はＢ２コードを一時的に記憶するＦＩＦ０メ
モリ、１３２はカウンタ１２０の出力値から入力画像デ
ータの終端を検出するデコーダ、１３４はＦＩＦ０メモ
リ１３０へのデータ書き込み回数を計数するカウンタ、
１３６はカウンタ１３４を制御する論理回路、１３８は
ＦＩＦ０メモリ１３０へのデータ総書き込み数をダウン
・カウントするダウン・カウンタ、１４０はカウンタ１
３８を制御する論理回路、１４２はカウンタ１３８の出
力値からＦＩＦ０読み出し完了信号を作り出すデコーダ
である。

【０００６】各処理回路１１４Ａ〜１１４Ｈ及びその内
部回路を相互に又は特に区別したときには、各符号に相
を特定する符号Ａ〜Ｈを付加して表記する。それ以外で
は、Ａ〜Ｈを付加せずに各回路を表記する。

【０００７】１５０は各処理回路１１４Ａ〜１１４Ｈの
ＦＩＦＯメモリ１３０の出力を選択するスイッチ、１５
２は各処理回路１１４Ａ〜１１４Ｈのデコーダ１４２の
出力を選択するスイッチ、１５４はスイッチ１５０から
のデータを出力用に一時記憶するＦＩＦＯメモリ、１５
６は符号化画像データを外部に出力する出力端子、１５
８は、スイッチ１５２により選択されたデコーダ１４２
Ａ〜１４２Ｈの出力に従いスイッチ１５０，１５２を切
り換えるスイッチ制御回路である。

【０００８】なお、スイッチ１５０，１５２は互いに連
動している。即ち、スイッチ１５０が処理回路１１４Ａ
（のＦＩＦＯメモリ１３０Ａ）を選択しているときに
は、スイッチ１５２は、同じ処理回路１１４Ａ（のデコ
ーダ１４２Ａの出力）を選択し、スイッチ１５０が処理
回路１１４Ｃ（のＦＩＦＯメモリ１３０Ｃ）を選択して
いるときには、スイッチ１５２は、同じ処理回路１１４
Ｃ（のデコーダ１４２Ｃの出力）を選択している。

【０００９】スイッチ制御回路１５８は、スイッチ１５
０，１５２に、信号処理回路１１４Ａ，１１４Ｂ，１１
４Ｃ，・・・，１１４Ｈを順番に選択させる。即ち、ス
イッチ制御回路１５８は、信号処理回路１１４Ａのデコ
ーダ１４２Ａから読み出し完了信号を検出すると、スイ
ッチ１５０，１５２に信号処理回路１１４Ｂに切り換
え、信号処理回路１１４Ｂのデコーダ１４２Ｂから読み
出し完了信号を検出すると、スイッチ１５０，１５２に
信号処理回路１１４Ｃに切り換えさせる。

【００１０】次に、従来例におけるデータの流れを説明
する。符号化すべき画像信号は、図２に示すように、モ
ニタ画面上で見て８つの相に分離されて、それぞれ入力
端子１１０Ａ〜１１０Ｈに入力する。各信号処理回路１
１４（１１４Ａ〜１１４Ｈ）では、Ｂ２コード化回路１
２２が、入力端子１１０（１１０Ａ〜１１０Ｈ）からの
画像データをＢ２コードに変換する。Ｂ２コード化回路
１２２は、１６ビットのＢ２コード自身と、３ビットの
符号長データを出力する。Ｂ２コード自身は、Ｂ２コー
ドのビット長の累積値によって１６ビット巾のバス上に
整列されながらビット・シフタ１２８に入力される。従
って、１６ビットより短いビット長のＢ２コードは、ビ
ット・シフタ１２８の内部で１６ビットになるまで後に
出力されるＢ２コードを積み上げられて出力される。こ
のビット・シフタ１２８のシフト量を調整するためのビ
ット長の累積値は、加算器１２４及びラッチ１２６によ
って計算される。

【００１１】ビット・シフタ１２８から出力されるデー
タは、１６ビット巾にビット詰めされた形でＦＩＦ０１
３０に書き込まれる。ＦＩＦ０１３０に書き込むタイミ
ングは、ビット・シフタ１２８内で１６ビットに詰まっ
た時点であるから、ラッチ１２６からビット長の累積値
のキャリーが出力される時点であり、このキャリーをＦ
ＩＦ０１３０のライト信号として使用する。

【００１２】以上の動作と平行してカウンタ１２０によ
り、入力されてくる画像データを数えておき、デコーダ
１３２がカウンタ１２０の計数値から入力画像データの
終端を検出し、検出結果を論理回路１３６に出力する。
論理回路１３６はＦＩＦ０１３０へのデータ書き込み回
数を計数するためのカウンタ１３４のカウントアップを
制御するための論理回路であり、入力画像データの終端
が検出されるまでＦＩＦ０１３０のライト信号が出力さ
れる毎にカウントアップするように構成される。従っ
て、カウンタ１３４は、入力画像データの終端に達する
までに、ＦＩＦ０１３０へ書き込みを行なった回数、即
ち書き込み回数を計数する。この書き込み回数はダウン
・カウンタ１３８ヘロードされ、論理回路１４０が、Ｆ
ＩＦ０１３０への書き込みが終了した時点から書き込み
回数分のダウンカウントを起動する。ダウンカウントの
結果が０となった時点でデコーダ１４２が、ＦＩＦ０読
み出し完了信号を出力する。

【００１３】次に、スイッチ１５０，１５２以降での動
作を説明する。ＦＩＦ０１３０Ａ〜１３０Ｈから出力さ
れたデータは、スイッチ１５０を介してＦＩＦ０１５４
に、デコーダ１４２Ａ〜１４２Ｈから出力されるＦＩＦ
０読み出し完了信号は、スイッチ１５２を介してスイッ
チ制御回路１５８に、それぞれ各相ごとに入力される。
スイッチ制御回路１５８は、デコーダ１４２Ａ〜１４２
ＨからのＦＩＦＯメモリ読み出し完了信号に応じて、１
つの相の読み出し完了信号の検出する都度、スイッチ１
５０，１５２を次の相に切り換える。

【００１４】

【発明が解決しようとする課題】従来例では、相別され
た可変長符号保存用ＦＩＦＯメモリ１３０Ａ〜１３０Ｈ
への書き込み回数を力ウントし、そのカウント結果によ
り、当該可変長符号保存用ＦＩＦＯメモリ１３０Ａ〜１
３０Ｈの読み出しを制御しているので、次のような間題
がある。即ち、第１に、単相の伝送路上に連なるＦＩＦ
Ｏメモリ１５４への書き込みに要する時間時間が長くな
り、単相の伝送路側のデータ・レートが早い場合にそれ
に追従できなくなる。第２に、書き込み回数カウント用
のカウンタを含めた論理回路部分の回路構成が非常に大
きくなってしまう。

【００１５】本発明は、このような問題点を解決する符
号化装置及び直列化装置を提示することを目的とする。

【００１６】

【課題を解決するための手段】本発明に係る符号化装置
は、多相分割された情報を可変長符号化し、単一路に出
力する符号化装置である。各相について、可変長符号化
手段、当該可変長符号化手段の符号出力を一時記憶する
コード・バッファ手段、及び当該可変長符号化手段の符
号化完了を示す制御情報を記憶する制御情報記憶手段を
有する処理手段を設ける。更に、各相の処理手段の制御
情報記憶手段に記憶される制御情報を参照して、当該各
相の処理手段のコード・バッファ手段の記憶コードを時
系列化する選択手段を設ける。

【００１７】本発明に係る直列化装置は、Ｎ（Ｎは２以
上）の並列処理手段と、当該Ｎ個の並列処理手段の処理
済みデータを選択する選択手段と、当該選択手段を制御
する制御手段とからなる直列化装置であって、当該Ｎ個
の並列処理手段の各々が、処理済みデータを一時記憶す
るバッファ手段と、並列処理の終了を示す処理完了信号
を記憶する処理完了記憶手段とを具備する。更に、当該
制御手段が、当該Ｎ個の並列処理手段の各々における当
該処理完了記憶手段を順に参照し、処理完了信号の検出
に応じて当該選択手段に次の並列処理手段の処理済みデ
ータを選択させる。

【００１８】

【作用】上記手段により、並列処理された各相の可変長
符号を時間的な隙間なく単相の伝送路上にまとめること
ができる。

【００１９】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２０】図３は本発明の一実施例の概略構成ブロッ
ク図を示す。本実施例でも、従来例（図１）と同様に、
画像情報を８相に分割し、同じ構成の処理回路により並
列で可変長符号化した後、１相にまとめている。

【００２１】即ち、Ａ〜Ｈの８相に分割された各画像信
号が８つの入力端子１０（１０Ａ〜１０Ｈ）に入力し、
入力端子１２には入力端子１０に入力する画像データに
同期したクロック信号が入力する。８個の並列な処理回
路１４（１４Ａ〜１４Ｈ）は全く同じ回路構成であり、
内部回路の詳細を処理回路１４Ａについてのみ図示し
た。

【００２２】処理回路１４Ａにおいて、２０は入力画像
データの数を数えるカウンタ、２２はＢ２コード化回
路、２４は３ビットの加算器、２６は前クロックの加算
値を記憶するラッチ、２８はビット・シフタ、３０はＢ
２コードを一時的に記憶するＦＩＦ０メモリ、３２はカ
ウンタ２０の出力値から入力画像データの終端を検出す
るデコーダ、３４はデコーダ３２の検出出力（１ビッ
ト）を一時記憶するＦＩＦＯメモリである。

【００２３】従来例と同様に、各処理回路１４Ａ〜１４
Ｈ及びその内部回路を相互に又は特に区別したときに
は、各符号に相を特定する符号Ａ〜Ｈを付加して表記す
る。それ以外では、Ａ〜Ｈを付加せずに各回路を表記す
る。

【００２４】５０は各処理回路１４Ａ〜１１４ＨのＦＩ
ＦＯメモリ３０の出力を選択するスイッチ、５２は各処
理回路１４Ａ〜１４ＨのＦＩＦＯメモリ３４の出力を選
択するスイッチ、５４はスイッチ５０からのデータを出
力用に一時記憶するＦＩＦＯメモリ、５６は符号化画像
データを外部に出力する出力端子、５８は、スイッチ５
２の出力により起動される３ビット・カウンタ、６０は
カウンタ５８の計数値に従いスイッチ５０，５２を切り
換えるスイッチ制御回路である。

【００２５】スイッチ５０，５２は互いに連動してい
る。即ち、スイッチ５０が処理回路１４Ａ（のＦＩＦＯ
メモリ３０Ａ）を選択しているときには、スイッチ５２
は、同じ処理回路１４Ａ（のＦＩＦＯメモリ３４Ａの出
力）を選択し、スイッチ５０が処理回路１４Ｃ（のＦＩ
ＦＯメモリ３０Ｃ）を選択しているときには、スイッチ
５２は、同じ処理回路１４Ｃ（のＦＩＦＯメモリ４２Ｃ
の出力）を選択している。

【００２６】図４は、図３に示す本実施例を組み込んだ
画像符号化装置の全体概略構成ブロック図を示す。入力
端子２１０にはアナログ輝度信号（又はＲＧＢ形式のア
ナログＧ信号）が入力し、入力端子２１２にはアナログ
Ｐｂ信号（又はアナログＢ信号）が入力し、入力端子２
１４にはアナログＰｒ信号（又はアナログＲ信号）が入
力する。Ａ／Ｄ変換器２１６，２１８，２２０は、入力
端子２１０，２１２，２１４からのアナログ信号をそれ
ぞれディジタル信号に変換する。符号化回路２２２はＡ
／Ｄ変換器２１６，２１８，２２０の出力を８相で並列
に符号化する８つの同様の回路からなり、各相に、離散
コサイン変換（ＤＣＴ）回路２２４、Ｂ２コード化回路
２２６及びＦＩＦＯメモリ２２８を具備する。符号化回
路２２２の８相の出力はバッファ２３０により直列化さ
れ、出力端子２３２から出力される。

【００２７】Ｂ２コード化回路２２６は図３のＢ２コー
ド化回路２２に対応し、ＦＩＦＯメモリ２２８は図３の
ＦＩＦＯメモリ３０に対応し、バッファ２３０は図３の
ＦＩＦＯメモリ５４に対応する。

【００２８】本実施例の動作を説明する。

【００２９】図４では、次に、本実施例でのデータの流
れを説明する。Ａ／Ｄ変換器２１６，２１８，２２０
が、入力端子２１０，２１２，２１４からのアナログ信
号をそれぞれディジタル信号に変換し、そのディジタル
・データは、図２に示すように８相に分割されて、各相
の符号化回路２２２に印加される。

【００３０】各符号化回路２２２では、先ず、ＤＣＴ回
路２２４が画像データを離散コサイン変換する。８相の
ＤＣＴ回路２２４の出力は、それぞれ、図３の入力端子
１０Ａ〜１０Ｈに入力する。図３の各信号処理回路１４
（１４Ａ〜１４Ｈ）では、Ｂ２コード化回路２２が、入
力端子１０（１０Ａ〜１０Ｈ）からの画像データをＢ２
コードに変換する。Ｂ２コード化回路２２は、１６ビッ
トのＢ２コード自身と３ビットの符号長データを出力す
る。Ｂ２コード自身は、Ｂ２コードのビット長の累積値
によって１６ビット巾のバス上に整列されながらビット
・シフタ２８に入力される。従って、１６ビットより短
いビット長のＢ２コードは、ビット・シフタ２８の内部
で１６ビットになるまで後に出力されるＢ２コードを積
み上げられて出力される。このビット・シフタ２８のシ
フト量を調整するためのビット長の累積値は、加算器２
４及びラッチ２６によって計算される。

【００３１】ビット・シフタ２８から出力されるデータ
は、１６ビット巾にビット詰めされた形でＦＩＦ０３０
に書き込まれる。ＦＩＦ０３０に書き込むタイミング
は、ビット・シフタ２８内で１６ビットに詰まった時点
であるから、ラッチ２６からビット長の累積値のキャリ
ーが出力される時点であり、このキャリーをＦＩＦ０３
０のライト信号として使用する。

【００３２】以上の動作と平行してカウンタ２０によ
り、入力されてくる画像データを数えておき、デコーダ
３２がカウンタ２０の計数値から入力画像データの終端
を検出し、検出結果をＦＩＦＯメモリ３４に出力する。
デコーダ３２の検出結果は、Ｂ２コード化処理完了を示
す。

【００３３】入力端子１０に入力した段階では、各デー
タは固定長であるが、Ｂ２コード変換により、可変長に
なり、所々のクロックにデータの空きが発生する。従っ
て、ＦＩＦＯメモリ３０Ａ〜３０ＨからＦＩＦＯメモリ
５４にデータを転送する際に、単純にスイッチ５０を切
り換えたのでは、データの空きによる不要なデータ部分
も伝送することになり、全体のデータ伝送量が増大して
しまう。

【００３４】この現象を防止するため、本実施例では、
ＦＩＦＯメモリ３４にＢ２コード化処理完了信号を記憶
するようにし、これにより、スイッチ５０の切り換えを
制御するようにした。

【００３５】図５は、各相＃０〜＃７（上述の相Ａ〜Ｈ
に対応する。）毎の、コードとＢ２コード化処理完了信
号の一例を示す。コードはＣＯＤＥとして図示され、Ｂ
２コード化処理完了信号はＥＯＲとして図示されてい
る。

【００３６】本実施例ではＢ２コード化されたデジタル
画像データデータを１６ビット幅で表現し、このデータ
と平行に、１ビットのＢ２コード化処理完了信号を生成
している。図５に示すように、Ｂ２コード化処理完了信
号は、有効な最後のＢ２コードがデータバスに出力され
た時点より１クロック遅延した正信号となっている。つ
まり、斜線表示されたデータは無効なデータであり、こ
の無効データの開始タイミングで出力される。

【００３７】ビット・シフタ２８は、図５に示すような
タイミングでＢ２コードを出力するが、スイッチ５０，
５２以降の処理で、同じ相のＢ２コード化信号とＢ２コ
ード化処理完了信号を同一タイミングで処理できるよう
に、基本データ長が１６ビットと１ビットという違いを
除いて、同じ量のデータを記憶できるＦＩＦＯメモリ３
０，３４を使用し、且つ、書き込みと読み出しのタイミ
ングを揃えている。

【００３８】ＦＩＦＯメモリ３０から出力されるＢ２コ
ードは、スイッチ５０によりＦＩＦＯメモリ５４に、Ｆ
ＩＦＯメモリ３４から出力されるＢ２コード化完了信号
は、スイッチ５２を介してカウンタ５８に、各相順に入
力される。

【００３９】スイッチ５０，５２の切り換えについて詳
細に説明する。図５では、ＦＩＦＯメモリ３０に格納さ
れるＢ２コードを時系列的にＣＯＤＥとして図示してあ
る。図５の＃０〜＃７は、分割された８つの相を示す。
例えば、相＃０のＣＯＤＥとして図示したＢ２コード
は、ＦＩＦＯメモリ３０Ａに格納される。同様に、相＃
１のＣＯＤＥとして図示したＢ２コードは、ＦＩＦＯメ
モリ３０Ｂに格納される。

【００４０】図５で、ＥＯＲは、Ｂ２コード化処理完了
信号であり、図３のＦＩＦＯメモリ３４Ａ〜３４Ｈに格
納される。例えば、例えば、相＃０のＥＯＲとして図示
したＢ２コード化完了信号は、ＦＩＦＯメモリ３４Ａに
格納される。同様に、相＃１のＥＯＲとして図示したＢ
２コード化完了信号は、ＦＩＦＯメモリ３４Ｂに格納さ
れる。

【００４１】図６は、図５に示す各相のＢ２コードを本
実施例により直列化した後を示す。このような順序でＢ
２コードがＦＩＦＯメモリ５４に格納される。各データ
に付けられている符号は図５に付けられている符号に対
応している。例えば、各データには、相を特定する番号
と、相内でのデータの通番を付記してある。

【００４２】スイッチ５０，５２は先ず、信号処理回路
１４Ａに接続し、それぞれＦＩＦＯメモリ３０Ａ，３４
Ａを選択している。相＃０のＢ２コードはスイッチ５０
を介してＦＩＦＯメモリ５４に次々と書き込まれ、これ
と並行して、相＃０のＢ２コード化処理完了信号はスイ
ッチ５２を介してカウンタ５８のイネーブル端子に印加
される。図５にＥＯＲで示すように、Ｂ２コード化完了
信号が正になるまではＢ２コードは有効であるので、ス
イッチ５０，５２は同じ相に接続し続ける。Ｂ２コード
化処理完了信号が正の信号になると、これにより力ウン
タ５８が１だけカウントアップする。

【００４３】スイッチ制御回路６０はカウンタ５８の保
持値に応じた相の信号処理回路１４Ａ，・・・，又は１
４Ｈを選択するようにスイッチ５０，５２を切り換え
る。本実施例では、スイッチ５０，５２は次の相に切り
換えられる。カウンタ５８が３ビットであるのは相分割
数が８だからである。カウンタ５８は、ループ・カウン
タとなって順番に、相＃０から相＃１へ、相＃１から相
＃２へ、相＃２から相＃３へ、・・・、相＃７から相＃
０へと循環する。

【００４４】従って、相＃０のＢ２コードがＦＩＦＯメ
モリ５４に書き込まれた後に相＃１のＢ２コードがＦＩ
ＦＯメモリ５４に書き込まれ、相＃１の正のＢ２コード
化処理完了信号により相＃２のＢ２コードがをＦＩＦＯ
メモリ５４に書き込まれる。以後同様にして、相＃７の
Ｂ２コードがＦＩＦＯメモリ５４に書き込まれ、相＃７
の正のＢ２コード化処理完了信号により次の相＃０のＢ
２コードがＦＩＦＯメモリ５４に書き込まれる。

【００４５】以上のような論理で図３のスイッチ５０，
５２を動作させることにより、図５の斜線部分の無用な
データ部分がＦＩＦＯメモリ５４に印加されないように
する。これにより、ＦＩＦＯメモリ５４からは有効なＢ
２コード列のみが出力される。

【００４６】本実施例では、画像信号の分割相数を２の
べき乗としているので、カウンタ５８及びスイッチ制御
回路６０をループ・カウンタとして構成すればよいの
で、制御が非常に簡単になる。従って、周辺の回路構成
は、非常に簡単なもので実現できる。また、Ｂ２コード
化処理完了信号を有効な最後のＢ２コードがデータバス
に出力された時点より１クロック遅延させているので、
出力される直列データ列を、１クロックの余分もなく隙
間なくすべて有効なＢ２コードで埋めらることができ
る。

【００４７】上記実施例では可変長符号としてＢ２コー
ドを例としたが、可変長符号の最大符号長に関わらず可
変長符号の符号長から可変長符号化完了を検出可能なす
べての可変長符号について、本発明を適用することがで
きる。

【００４８】また、上記実施例では画像信号を８相に分
割する例を説明したが、本発明がこの分割相数に限定さ
れないことは明らかである。

【００４９】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、並列に分割された各相の可変長符
号を、隙間なく効率的に１列に直列化することができ
る。そのための制御に要する時間も短時間で済む。ま
た、非常に簡単な回路で実現できるので、コスト及び回
路規模の面で非常に効果が大きい。

【図面の簡単な説明】

【図１】 従来例の概略構成ブロック図である。

【図２】 モニタ画面上で見て画像信号を８相分割する
分割例を示す図である。

【図３】 本発明の一実施例の概略構成ブロック図であ
る。

【図４】 本実施例を組み込んだ画像符号化装置の概略
構成ブロック図である。

【図５】 本実施例におけるＢ２コード列及びＢ２コー
ド化処理完了信号のタイミング図である。

【図６】 本実施例の直列化後のＢ２コード列である。

【符号の説明】

１０Ａ〜１０Ｈ：画像入力端子 １２：クロック入力端
子 １４Ａ〜１４Ｈ：処理回路 ２０：カウンタ ２
２：Ｂ２コード化回路 ２４：３ビット加算器 ２６：
ラッチ ２８：ビット・シフタ ３０：ＦＩＦ０メモリ
３２：デコーダ ３４：ＦＩＦＯメモリ ５０：スイッチ ５２：スイッ
チ ５４：ＦＩＦＯメモリ ５６：出力端子 ５８：３
ビット・カウンタ ６０：スイッチ制御回路 １１０Ａ〜１１０Ｈ：画像入力端子 １１２：クロック
入力端子 １１４Ａ〜１１４Ｈ：処理回路 １２０：カ
ウンタ １２２：Ｂ２コード化回路 １２４：３ビット
加算器 １２６：ラッチ １２８：ビット・シフタ １
３０：ＦＩＦ０メモリ １３２：デコーダ １３４：カ
ウンタ １３６：論理回路 １３８：ダウン・カウンタ
１４０：論理回路 １４２：デコーダ １５０，１５
２：スイッチ １５４：ＦＩＦＯメモリ １５６：出力
端子 １５８：スイッチ制御回路 ２１０，２１２，２１４：入力端子 ２１６，２１８，
２２０：Ａ／Ｄ変換器 ２２２：符号化回路 ２２４：離散コサイン変換回路
２２６：Ｂ２コード化回路 ２２８：ＦＩＦＯメモリ
２３０：バッファ ２３２：出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 多相分割された情報を可変長符号化し、
   単一路に出力する符号化装置であって、 可変長符号化手段、当該可変長符号化手段の符号出力を
   一時記憶するコード・バッファ手段、及び当該可変長符
   号化手段の符号化完了を示す制御情報を記憶する制御情
   報記憶手段を有する各相の処理手段と、 当該各相の処理手段の当該制御情報記憶手段に記憶され
   る制御情報を参照して、当該各相の処理手段のコード・
   バッファ手段の記憶コードを時系列化する選択手段とか
   らなることを特徴とする符号化装置。
2. 【請求項２】 Ｎ（Ｎは２以上）の並列処理手段と、当
   該Ｎ個の並列処理手段の処理済みデータを選択する選択
   手段と、当該選択手段を制御する制御手段とからなる直
   列化装置であって、 当該Ｎ個の並列処理手段の各々が、処理済みデータを一
   時記憶するバッファ手段と、並列処理の終了を示す処理
   完了信号を記憶する処理完了記憶手段とを具備し、 当該制御手段が、当該Ｎ個の並列処理手段の各々におけ
   る当該処理完了記憶手段を順に参照し、処理完了信号の
   検出に応じて当該選択手段に次の並列処理手段の処理済
   みデータを選択させることを特徴とする直列化装置。