JPH07107632B2 - マトリクス型表示装置の製造方法 - Google Patents
マトリクス型表示装置の製造方法Info
- Publication number
- JPH07107632B2 JPH07107632B2 JP60132434A JP13243485A JPH07107632B2 JP H07107632 B2 JPH07107632 B2 JP H07107632B2 JP 60132434 A JP60132434 A JP 60132434A JP 13243485 A JP13243485 A JP 13243485A JP H07107632 B2 JPH07107632 B2 JP H07107632B2
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- electrode
- electrode line
- thin film
- film transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、薄膜トランジスタ（以下TFTと称する）を
使用したマトリクス型表示装置の製造方法に関する。
使用したマトリクス型表示装置の製造方法に関する。
〔従来の技術〕 第３図は一般的なTFTアレイの画素の構成を示す図であ
り、第４図はマトリクス型表示装置の構成を示す断面図
である。
り、第４図はマトリクス型表示装置の構成を示す断面図
である。
この第３図および第４図の両図において、１はゲート電
極線、２はソース電極線、３はドレイン電極、４はTF
T、５は表示電極、６は表示材料、７はTFTアレイ、８は
TFTアレイ基板、９は対向電極基板、10は対向電極、11
はマトリクス型表示装置を各々示している。
極線、２はソース電極線、３はドレイン電極、４はTF
T、５は表示電極、６は表示材料、７はTFTアレイ、８は
TFTアレイ基板、９は対向電極基板、10は対向電極、11
はマトリクス型表示装置を各々示している。
TFTアレイ７は複数のゲート電極線１およびこれらのゲ
ート電極線１と立体交差するソース電極線２とよりなる
マトリクス型配線を有し、その交点にたとえばTFT4など
の電圧−電流特性が非線形な特性を有する能動素子、表
示電極５などが形成された画素の集積により構成されて
いる。
ート電極線１と立体交差するソース電極線２とよりなる
マトリクス型配線を有し、その交点にたとえばTFT4など
の電圧−電流特性が非線形な特性を有する能動素子、表
示電極５などが形成された画素の集積により構成されて
いる。
また、マトリクス型表示装置11はTFTアレイ７を形成し
たTFTアレイ基板８とこれと対向する透明電極などの対
向電極10を有する対向電極基板９およびこのTFTアレイ
基板８と対向電極板９間に液晶などの表示材料６が挟持
された構成になつている。
たTFTアレイ基板８とこれと対向する透明電極などの対
向電極10を有する対向電極基板９およびこのTFTアレイ
基板８と対向電極板９間に液晶などの表示材料６が挟持
された構成になつている。
引き続き従来のTFTアレイ、マトリクス型表示装置を第
５図、第６図により説明する。第５図は従来のTFTアレ
イ画素におけるTFT4の構成例を示す平面図であり、第６
図は第５図のＸ−Ｘ部の断面図を示したものである。こ
の第５図、第６図において、第３図および第４図と同一
部分には同一符号が付されており、ゲート電極線1,ソー
ス電極線2,ドレイン電極線3,TFT4,表示電極5,TFTアレイ
7,TFTアレイ基板８は第３図，第４図と同様である。
５図、第６図により説明する。第５図は従来のTFTアレ
イ画素におけるTFT4の構成例を示す平面図であり、第６
図は第５図のＸ−Ｘ部の断面図を示したものである。こ
の第５図、第６図において、第３図および第４図と同一
部分には同一符号が付されており、ゲート電極線1,ソー
ス電極線2,ドレイン電極線3,TFT4,表示電極5,TFTアレイ
7,TFTアレイ基板８は第３図，第４図と同様である。
また、12はａ−Si（ｎ）、13はａ−Si（ｉ）、14はゲー
ト絶縁膜、15はゲート電極をそれぞれ示している。
ト絶縁膜、15はゲート電極をそれぞれ示している。
TFTアレイ７はガラスなどよりなるTFTアレイ基板８の表
面にたとえばITOなどの透明導電膜、およびリン（Ｐ）
などの半導体不純物をドーピングしたアモルフアスシリ
コン12（以下ａ−Si（ｎ）と称す）などを連続的に成膜
した後、写真製版法などにより所望形状のソース電極線
２および一体に形成されたドレイン電極３および表示電
極５を形成し、続いてプラズマCVD法などでたとえば半
導体不純物をドープしないアモルフアスシリコン（以下
ａ−Si（ｉ）と称する）13およびSiNなどのゲート絶縁
膜14をたとえば連続的に成膜した後、ａ−Si（ｉ）13お
よびゲート絶縁膜14を写真製版法などで所望形状にパタ
ーンニングする。
面にたとえばITOなどの透明導電膜、およびリン（Ｐ）
などの半導体不純物をドーピングしたアモルフアスシリ
コン12（以下ａ−Si（ｎ）と称す）などを連続的に成膜
した後、写真製版法などにより所望形状のソース電極線
２および一体に形成されたドレイン電極３および表示電
極５を形成し、続いてプラズマCVD法などでたとえば半
導体不純物をドープしないアモルフアスシリコン（以下
ａ−Si（ｉ）と称する）13およびSiNなどのゲート絶縁
膜14をたとえば連続的に成膜した後、ａ−Si（ｉ）13お
よびゲート絶縁膜14を写真製版法などで所望形状にパタ
ーンニングする。
この後、たとえばAlなどを蒸着法などで成膜し、写真製
版法などで所望形状にパターンニングし、ゲート電極線
１を形成して、TFTアレイ７が完成する。
版法などで所望形状にパターンニングし、ゲート電極線
１を形成して、TFTアレイ７が完成する。
また、マトリクス型表示装置11は、前述したTFTアレイ
７を用い、これと対向する透明導電膜などによりなる対
向電極10を有する対向電極基板９との間に、液晶などの
表示材料６を挟持してマトリクス型表示装置11が完成す
る。
７を用い、これと対向する透明導電膜などによりなる対
向電極10を有する対向電極基板９との間に、液晶などの
表示材料６を挟持してマトリクス型表示装置11が完成す
る。
〔発明が解決しようとする問題点〕 ところで、以上に述べたマトリクス型表示装置11は、た
とえばコンピユータの端末デイスプレイなどのマン、マ
シンインターフエースとして用いられる関係などから、
第３図，第５図に示した単位画素の大きさはたとえば50
μｍ□（マイクロンメートル）から1m/m□（ミリメート
ル）程度以下に制約され、この画素の必要個数は表示装
置の用途、あるいは画面サイズなどに依存するが、通常
数千ないし数百万個が必要である。
とえばコンピユータの端末デイスプレイなどのマン、マ
シンインターフエースとして用いられる関係などから、
第３図，第５図に示した単位画素の大きさはたとえば50
μｍ□（マイクロンメートル）から1m/m□（ミリメート
ル）程度以下に制約され、この画素の必要個数は表示装
置の用途、あるいは画面サイズなどに依存するが、通常
数千ないし数百万個が必要である。
また、この種、マトリクス型表示装置に用いられるTFT
アレイの画素には前述のように、通常１個の画素に１個
のTFT4などの能動素子が形成される構成となつている。
アレイの画素には前述のように、通常１個の画素に１個
のTFT4などの能動素子が形成される構成となつている。
さらに、前述のマトリクス状に配線されるソース電極線
２、およびゲート電極線１の交差点におけるゲート電極
線1,ソース電極線２の層間絶縁（図示せず）およびTFT4
部のソース電極線2,ドレイン電極３とゲート電極線１の
間の絶縁は、前述の例ではａ−Si（ｉ）13,ゲート絶縁
膜14で達成するように構成されている。
２、およびゲート電極線１の交差点におけるゲート電極
線1,ソース電極線２の層間絶縁（図示せず）およびTFT4
部のソース電極線2,ドレイン電極３とゲート電極線１の
間の絶縁は、前述の例ではａ−Si（ｉ）13,ゲート絶縁
膜14で達成するように構成されている。
一方、このａ−Si（ｉ）13およびゲート絶縁膜14はTFT4
の特性を決定するTFT4の基本構成要素であり、ａ−Si
（ｉ）13はソース、ドレイン間の直列抵抗の低減、また
ゲート絶縁膜14は変調特性の観点からその膜厚を増大す
ることができない。
の特性を決定するTFT4の基本構成要素であり、ａ−Si
（ｉ）13はソース、ドレイン間の直列抵抗の低減、また
ゲート絶縁膜14は変調特性の観点からその膜厚を増大す
ることができない。
この結果、特にTFT4部のソース電極線２とゲート電極線
１間およびドレイン電極３とゲート電極線１間での短絡
が生じ、TFT4および画素の機能が消滅する他、従来法で
は１画素に１個のTFT4しか形成されておらず、TFT4の特
性のバラツキを補償することができないなどの欠点を有
し、また、欠陥の少くないTFTアレイ７およびマトリク
ス型表示装置を得難いといつた欠点を有していた。
１間およびドレイン電極３とゲート電極線１間での短絡
が生じ、TFT4および画素の機能が消滅する他、従来法で
は１画素に１個のTFT4しか形成されておらず、TFT4の特
性のバラツキを補償することができないなどの欠点を有
し、また、欠陥の少くないTFTアレイ７およびマトリク
ス型表示装置を得難いといつた欠点を有していた。
この発明は、かかる問題点を解決するためになされたも
ので、TFTのリダンダンシイ（redundancy）、および特
性の調節機能を兼ね備え、表示欠陥が少なく、均一で良
好な表示性能を有するマトリクス型表示装置の製造方法
を得ることを目的とする。
ので、TFTのリダンダンシイ（redundancy）、および特
性の調節機能を兼ね備え、表示欠陥が少なく、均一で良
好な表示性能を有するマトリクス型表示装置の製造方法
を得ることを目的とする。
この発明に係るマトリクス型表示装置の製造方法は、ゲ
ート電極線と直交するソース電極線と、上記ソース電極
線とゲート電極線との交点に接続された薄膜トランジス
タとを備え、上記薄膜トランジスタのドレイン電極線に
接続された表示電極により駆動する画素がアレイ状に並
んで構成される薄膜トランジスタ基板と、対向電極を有
する対向電極基板との間に液晶を挟持した構造のマトリ
クス型表示装置の製造方法において、上記表示電極と一
体に形成される第１及び第２ドレイン電極（D1、D2）を
配置し、且つ第１及び第２のソース電極線（２（ｎ）、
２（ｎ＋１））を上記表示電極の両側に配置するように
各画素を構成し、上記第１及び第２のドレイン電極（D
1、D2）、表示電極及び第１及び第２のソース電極線
（２（ｎ）、２（ｎ＋１））を写真製版法により形成す
る工程、第１のソース電極線（２（ｎ））と第１のドレ
イン電極（D1）とから完成された第１の薄膜トランジス
タ、及び上記第１の薄膜トランジスタと同一のゲート電
極線に接続され第２のソース電極線（２（ｎ＋１））と
第２のドレイン電極（D2）とから完成された第２の薄膜
トランジスタの特性評価を行う工程、及び上記特性評価
結果に基づいて第１又は第２のドレイン電極（D1、D2）
のうち不要のものを切断する工程を備えたを備えたもの
である。
ート電極線と直交するソース電極線と、上記ソース電極
線とゲート電極線との交点に接続された薄膜トランジス
タとを備え、上記薄膜トランジスタのドレイン電極線に
接続された表示電極により駆動する画素がアレイ状に並
んで構成される薄膜トランジスタ基板と、対向電極を有
する対向電極基板との間に液晶を挟持した構造のマトリ
クス型表示装置の製造方法において、上記表示電極と一
体に形成される第１及び第２ドレイン電極（D1、D2）を
配置し、且つ第１及び第２のソース電極線（２（ｎ）、
２（ｎ＋１））を上記表示電極の両側に配置するように
各画素を構成し、上記第１及び第２のドレイン電極（D
1、D2）、表示電極及び第１及び第２のソース電極線
（２（ｎ）、２（ｎ＋１））を写真製版法により形成す
る工程、第１のソース電極線（２（ｎ））と第１のドレ
イン電極（D1）とから完成された第１の薄膜トランジス
タ、及び上記第１の薄膜トランジスタと同一のゲート電
極線に接続され第２のソース電極線（２（ｎ＋１））と
第２のドレイン電極（D2）とから完成された第２の薄膜
トランジスタの特性評価を行う工程、及び上記特性評価
結果に基づいて第１又は第２のドレイン電極（D1、D2）
のうち不要のものを切断する工程を備えたを備えたもの
である。
この発明においては、１個の画素に形成するTFTドレイ
ン電極を表示電極と一体的に２つ設け、特性評価結果に
基づき必要なドレインを残し、不要なドレインを切断し
て、マトリクス型表示装置を製造するので、TFT特性の
補償されたマトリクス型表示装置を得ることができる。
ン電極を表示電極と一体的に２つ設け、特性評価結果に
基づき必要なドレインを残し、不要なドレインを切断し
て、マトリクス型表示装置を製造するので、TFT特性の
補償されたマトリクス型表示装置を得ることができる。
以下、この発明のマトリクス型表示装置の実施例につい
て図面に基づき説明する。第１図はその一実施例におけ
るTFTアレイ画素の平面図であり、第２図は第１図のII
−II線の断面図である。
て図面に基づき説明する。第１図はその一実施例におけ
るTFTアレイ画素の平面図であり、第２図は第１図のII
−II線の断面図である。
この第１図および第２図において、第３図ないし第６図
と同一部分には同一符号を付して説明する。
と同一部分には同一符号を付して説明する。
この発明によるTFTアレイ７は、たとえばガラスなどよ
りなるTFTアレイ基板８の表面に、たとえばITOなどの透
明導電膜を成膜した後、ソース電極線２および表示電極
５と一体に形成したドレイン電極D1,D2を写真製版法に
より形成し、続いてプラズマCVD法などで、ａ−Si
（ｉ）13およびSiNなどのゲート絶縁膜14をたとえば連
続的に成膜した後、ゲート絶縁膜14、およびａ−Si
（ｉ）13を所望形状にパターンニングする。
りなるTFTアレイ基板８の表面に、たとえばITOなどの透
明導電膜を成膜した後、ソース電極線２および表示電極
５と一体に形成したドレイン電極D1,D2を写真製版法に
より形成し、続いてプラズマCVD法などで、ａ−Si
（ｉ）13およびSiNなどのゲート絶縁膜14をたとえば連
続的に成膜した後、ゲート絶縁膜14、およびａ−Si
（ｉ）13を所望形状にパターンニングする。
この後、たとえばAlなどを蒸着法などで成膜し、写真製
版法などで所望形状のゲート電極線１を形成して、TFT
アレイ７が完成する。
版法などで所望形状のゲート電極線１を形成して、TFT
アレイ７が完成する。
この発明におけるTFTアレイ７は以上に説明したよう
に、１個の画素に形成されるTFT4の表示電極５と一体に
形成されたドレイン電極D1,D2が形成されており、TFTア
レイ７の完成後の特性評価の結果に基づき、たとえばソ
ース電極２（ｎ）とドレイン電極D1間のTFT4の特性が最
も良好な場合には、第１切断線16に沿つて不要のドレイ
ン電極D2を切断する。
に、１個の画素に形成されるTFT4の表示電極５と一体に
形成されたドレイン電極D1,D2が形成されており、TFTア
レイ７の完成後の特性評価の結果に基づき、たとえばソ
ース電極２（ｎ）とドレイン電極D1間のTFT4の特性が最
も良好な場合には、第１切断線16に沿つて不要のドレイ
ン電極D2を切断する。
また、ソース電極２（ｎ＋１）とドレイン電極D2間のTF
T4の特性が最も良好な場合には、第２切断線17に沿つて
不要のドレイン電極D1を切断する。
T4の特性が最も良好な場合には、第２切断線17に沿つて
不要のドレイン電極D1を切断する。
この発明は以上説明したとおり、個々の画素に、ゲート
電極線を共通にしたTFT4が２個ずつ形成されているの
で、TFTアレイの完成後のTFTの特性の良否に応じてTFT
を選択して使用できる。
電極線を共通にしたTFT4が２個ずつ形成されているの
で、TFTアレイの完成後のTFTの特性の良否に応じてTFT
を選択して使用できる。
これにともない、画素の表示特性の均一化が達成できる
とともに、画素の欠陥率が低減し、その生存率が飛躍的
に向上し、広い表示画面に亘つて均一、かつ無欠陥の良
好な表示性能を有する効果がある。
とともに、画素の欠陥率が低減し、その生存率が飛躍的
に向上し、広い表示画面に亘つて均一、かつ無欠陥の良
好な表示性能を有する効果がある。
第１図は、この発明のマトリクス型表示装置の一実施例
におけるTFTアレイ画素の平面図、第２図は第１図のII
−II線の断面図、第３図は一般的なTFTアレイ画素の平
面図、第４図は従来のマトリクス型表示装置の断面図、
第５図は従来のTFTアレイ画素の平面図、第６図は第５
図Ｘ−Ｘ線の断面図である。 １……ゲート電極線、２……ソース電極線、４……TF
T、５……表示電極、７……TFTアレイ、８……TFTアレ
イ基板、９……対向電極基板、10……対向電極、11……
マトリクス型表示装置、13……ａ−Si（ｉ）、14……ゲ
ート絶縁膜、15……ゲート電極、16……第１切断線、17
……第２切断線、D1,D2……ドレイン電極。 なお、図中同一符号は同一、または相当部分を示す。
におけるTFTアレイ画素の平面図、第２図は第１図のII
−II線の断面図、第３図は一般的なTFTアレイ画素の平
面図、第４図は従来のマトリクス型表示装置の断面図、
第５図は従来のTFTアレイ画素の平面図、第６図は第５
図Ｘ−Ｘ線の断面図である。 １……ゲート電極線、２……ソース電極線、４……TF
T、５……表示電極、７……TFTアレイ、８……TFTアレ
イ基板、９……対向電極基板、10……対向電極、11……
マトリクス型表示装置、13……ａ−Si（ｉ）、14……ゲ
ート絶縁膜、15……ゲート電極、16……第１切断線、17
……第２切断線、D1,D2……ドレイン電極。 なお、図中同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】ゲート電極線と直交するソース電極線と、
上記ソース電極線とゲート電極線との交点に接続された
薄膜トランジスタとを備え、上記薄膜トランジスタのド
レイン電極線に接続された表示電極により駆動する画素
がアレイ状に並んで構成される薄膜トランジスタ基板
と、対向電極を有する対向電極基板との間に液晶を挟持
した構造のマトリクス型表示装置の製造方法において、 上記表示電極と一体に形成される第１及び第２ドレイン
電極（D1、D2）を配置し、且つ第１及び第２のソース電
極線（２（ｎ）、２（ｎ＋１））を上記表示電極の両側
に配置するように各画素を構成し、上記第１及び第２の
ドレイン電極（D1、D2）、表示電極及び第１及び第２の
ソース電極線（２（ｎ）、２（ｎ＋１））を写真製版法
により形成する工程、 第１のソース電極線（２（ｎ））と第１のドレイン電極
（D1）とから完成された第１の薄膜トランジスタ、及び
上記第１の薄膜トランジスタと同一のゲート電極線に接
続され第２のソース電極線（２（ｎ＋１））と第２のド
レイン電極（D2）とから完成された第２の薄膜トランジ
スタの特性評価を行う工程、 及び上記特性評価結果に基づいて第１又は第２のドレイ
ン電極（D1、D2）のうち不要のものを切断する工程を備
えたことを特徴とするマトリクス型表示装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132434A JPH07107632B2 (ja) | 1985-06-18 | 1985-06-18 | マトリクス型表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132434A JPH07107632B2 (ja) | 1985-06-18 | 1985-06-18 | マトリクス型表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290492A JPS61290492A (ja) | 1986-12-20 |
| JPH07107632B2 true JPH07107632B2 (ja) | 1995-11-15 |
Family
ID=15081276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60132434A Expired - Lifetime JPH07107632B2 (ja) | 1985-06-18 | 1985-06-18 | マトリクス型表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107632B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677887A (en) * | 1979-11-30 | 1981-06-26 | Citizen Watch Co Ltd | Liquid crystal display unit |
| JPH0762787B2 (ja) * | 1984-11-15 | 1995-07-05 | セイコーエプソン株式会社 | アクティブマトリックス基板 |
| JPS61212883A (ja) * | 1985-03-18 | 1986-09-20 | 株式会社日立製作所 | アクテイブマトリクス液晶表示装置 |
-
1985
- 1985-06-18 JP JP60132434A patent/JPH07107632B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61290492A (ja) | 1986-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313114 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |