JPH07108117B2 - 記録再生装置のスピンドルモータ回転数制御装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、記録再生装置、特にフロッピーディスクドラ
イブ装置のスピンドルモータの回転数制御装置に関する
ものである。

（従来の技術） 最近、プロッピーディスクドライブ装置（以下FDD装置
と言う）の価格低下に伴いその応用分野が拡大されてき
ている。応用範囲が増加するにつれてFDD装置のユーザ
要求仕様の種類も増え、これに伴いFDD装置の装置制御
部にゲートアレイICを採用する例が増えてきている。ゲ
ートアレイICを使う場合、タイマー機能を持たせるため
に基準のクロックとなる発振子を使うことが不可欠であ
る。一方、スピンドルモータの長期回転安定性に対する
性能向上の要求があり、この要求に対してモータの速度
制御回路にも発振子を使い、長期における回転変動をほ
ぼ零とする取り組みもある（第５図参照）。

このように、最近は基準の発振子を２個使用する場合が
増えている。さらに基準発振子の周波数と回転数信号の
周波数は大きく異っているため基準周波数を分周して回
転数信号に近い周波数にする必要があるが、ゲートアレ
イ内部でも同様にタイマ用のクロックを作るための分周
回路を持っている。つまり基準発振子と分周回路が重複
して設けられており、コストアップになっている。

一方、スピンドルが定速回転になり記録再生が可能とな
ったことを検出するレディ発生回路があるが、従来はイ
ンデックス周期が所定の時間になったことをカウンタ回
路等で計測し、次にインデックス信号が２回入ったこと
でレディ検出をしていた。通常スピンドルモータは１回
転以内で所定回転数となるが、これをインデックス信号
で回転数を検出するため１回転ごとにしか計測できず、
計測が遅れることになる。

（発明が解決しようとする課題） このように、従来構成では、基準発振子と分周回路が重
複して備えられており、コスト及び信頼性の面で問題が
あった。

また、レディ検出のために複雑なインデックス周期計測
カウンタ回路が必要で、信頼性やコストの面、応答速度
において問題があった。

（課題を解決するための手段） 前記問題点を解決するために、本発明は、記録再生装置
の制御を行なう装置制御回路部と同一パッケージのIC内
に構成され、装置回路部の基準クロックと同期するR/S
フリップフロップ型の位相比較器と、基準クロックパル
スとスピンドルモータのインデックスセンサからの回転
数信号パルスが交互に入れば同期状態で出力がオフ状態
になり、基準クロックが２回続けば出力が加速、回転数
信号が２回続けば出力が減速となるような同期引込回路
と、前記ICパッケージ外に設けられ、位相比較器信号の
平均値と同期引込回路出力とを加算する加算器とから構
成される。また、レディ信号も回転数制御部から得る構
成とする。

上記構成によれば、簡単な回路構成で高安定な回転数制
御を行なうことができ、また、複雑なカウンタ回路が不
要となり、応答が速く、信頼性の高いレディ発生回路を
低コストで得られる。

（実施例） 第１図は、本発明の一実施例を示したもので、点線で示
す７の部分がディジタルIC化され、同一パッケージに収
納されている。８は装置制御部で、ホストシステムから
の信号によりモータON/OFF信号Ｃを出力する。また基準
発振子２の信号を分周して基準周波数信号Ｄを出力す
る。９は位相比較器で、回転数センサ６の回転数信号Ａ
と基準周波数信号Ｄの位相を比較し、信号Ｅを得る。10
は同期引込回路で、信号A,Dが交互に入るか、片方が連
続して２回以上入ってくるかの３状態を検出し、信号Ｆ
を出力する。信号Ｆは“HIGH",“LOW",“Hi−Z"のトラ
イステートを持っている。信号E,Fは加算器11により合
成され、モータ制御信号Ｂを得る。なお、加算器11に
は、進み補償回路とモータの定電流駆動回路を含むもの
とする。

第２図はモータ起動時のタイミング図である。ホストシ
ステムからのモータON信号により、信号C,Fが“HIGH"と
なりモータの回転がスタートする。信号Ｂでモータを制
御するが、回転スタート時は加速となっている。回転が
上るにつれて信号Ａの周期が短かくなり、第２図のａに
おいて、信号Ｄの一周期間で２回連続して信号Ａが続く
と信号Ｆが“Hi−Z"に変化し、信号Ｂには信号Ａの位相
制御情報が出力される。起動時の加速が急なためｂの位
置でも信号Ａが２回連続して入るので信号Ｆは“LOW"に
変化し、信号Ｂは停止状態となる。この時点で起動時の
加速が止まり、信号Ａの周期は長くなる方向へ向う。次
にｃにおいて、信号Ａの一周期間に信号Ｄが２回連続し
て入ると、信号Ｆは再度“Hi−Z"となり、信号Ｂには信
号Ａの位相情報が出力される。a,bにおいては加速が急
であったため位相同期に至らなかったが、この時点では
信号Ａの周期変化がゆるやかなため、ｄで位相同期に引
込まれている。ｄでは信号A,Dが交互に入ってくるの
で、信号Ｆは“Hi−Z"を維持し、信号Ｄで信号Ｅは立上
り、信号Ａで信号Ｅが立下って信号Ｅのデューティに比
例した信号Ｂがモータを制御することになる。回転数が
小さく信号Ａが信号Ｄより大きく遅れると、デューティ
は大きくなり、回転数が大きくなるように作用する。逆
に回転数が大きい場合は、デューティが小さくなり、回
転数が小さくなるように作用する。これを繰返してモー
タ負荷の量に応じたデューティ、つまり信号D,Aの位相
差で回転が安定する。なお、第２図におけるｅは負荷が
軽い場合、ｆは負荷が重い場合を示している。

本発明は、以上のような原理で回転数の制御をするが、
第３図は、信号Ｆを作る同期引込回路10のより具体的な
実施例を示しており、位相比較器もこの回路の中で実現
している。13,15はR/Sフリップフロップ、14a,14b,16a,
16b及び19,20はエッジトリガＤフリップフロップ、17は
ANDゲート、18はトライステートゲートである。

第４図は、第３図の具体的回路の詳細なタイミング図で
ある。モータON信号Ｃが“LOW"の時に、第４図のアのよ
うに、基準信号Ｄが２パルス入ると、各フリップフロッ
プは初期設定される。この後、モータON信号Ｃが“HIG
H"となると全体回路が動作可能になり、出力Ｆが“HIG
H"で、加速状態でモータが回転を始める。

次に、回転数信号Ａのパルスが第４図イのように入る
と、Ｅは“HIGH"、Ｄフリップフロップ14bのＱの出力は
“LOW"となる。信号Ｅは、ウで示したように信号Ｄの次
のパルスで“LOW"にリセットされるが、この動作が位相
比較器の機能になっている。

基準信号Ｄの周期より回転数信号Ａの周期が短くなった
時、ａの加速状態から変化する。第４図のエでフリップ
フロップ13がセットされ、次にオで信号Ｄより先に信号
Ａのパルスが入ると、フリップフロップ13のＱ出力（信
号Ｅ）がフリップフロップ14aにラッチされ、さらにフ
リップフロップ15がセットされ、フリップフロップ16b
がリセットされる。この時にはフリップフロップ16aの
と16bの共“HIGH"のANDゲート17の出力が“HIGH"と
なり、トライステートゲート18は“Hi−Z"となる。

フリップフロップ14aのＱ出力は、カのように次の信号
Ｄでリセットされ、パルス状の信号になる。ここでは第
４図のｂの状態になっているが、モータの回転が速くな
りすぎているので、信号Ａは信号Ｄの間に２パルス入る
ことになる。第４図のキのように、信号Ａのパルスによ
りフリップフロップ14aのＱ信号にパルスが出力され、
フリップフロップ16aにフリップフロップ15のＱ出力が
ラッチされる。この時にはANDゲート17の出力は“LOW"
になり、フリップフロップ16bのＱ出力がトライステー
トゲート18を通り、信号Ｆが“LOW"となる。つまりモー
タは減速に移行するわけである。この時からモータは減
速を始め、回転数信号Ａの周期が広がり基準信号Ｄの周
期に近づいてくる。

第４図のクにおいて、信号Ａの一周期間に信号Ｄが２パ
ルス入った時には、フリップフロップ14bのＱ出力にパ
ルスが出力され、フリップフロップ15はリセットされ
る。そこでフリップフロップ15のＱ出力が“LOW"となる
ため、フリップフロップ16aはリセットされ、ANDゲート
17の出力は再度“HIGH"となり、トライステートゲート1
8は“Hi−Z"となる。

このｄの状態で、信号Ｅの平均値によりモータの回転数
を制御しているわけであるが、第４図のケのように信号
ＤとＡがある位相関係を保って回転することになる。つ
まり同期引込が成功して位相制御状態となっている。

位相制御状態においてはフリップフロップ19の入力は
“HIGH"となっており、この間にインデックス信号が２
パルス入ればフリップフロップ20のＱ出力は“HIGH"と
なりレディ状態とする。

（発明の効果） 本発明の効果として、装置制御部と回転数制御部を同一
パッケージのICにしたことから基準発振子と基準クロッ
クの分周器を共有する構成になり、コスト的に有利であ
る。また上記制御部間の接続もなくなり、信頼性向上に
つながる。

別の効果として、位相比較器と同期引込回路によるPLL
式速度制御方式であるため、簡単な回路構成にもかかわ
らず長期回転変動が無視できるほどの高安定な回転数が
得られる。

またもう一つの効果として、位相引込に入ったことをレ
ディ信号の条件としているため、インデックス周期を計
数する複雑なカウンタ回路が不要となり、応答が速く、
信頼性が高く、かつ低コストなレディ発生回路が得られ
る。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は、
第１図の動作を示すタイミング図、第３図は、本発明の
同期引込回路と位相比較器とレディ検出回路を含む具体
的回路図、第４図は、第３図の回路のタイミング図、第
５図は、装置制御部と回転数制御部が分かれた従来例の
ブロック図である。 ２……基準発振子、５……スピンドルモータ、６……回
転数センサ、７……ディジタルIC、８……装置制御部、
９……位相比較器、10……同期引込回路、11……加算器
（モータドライブ回路を含む）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−3588（ＪＰ，Ａ) 特開 昭60−47515（ＪＰ，Ａ) 特開 昭60−299672（ＪＰ，Ａ) 特開 昭61−98178（ＪＰ，Ａ) 特開 昭62−100183（ＪＰ，Ａ) 特開 昭62−247781（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】記録再生装置の制御を行なう装置制御回路
   部と同一パッケージのIC内に構成され、装置回路部の基
   準クロックと同期するR/Sフリップフロップ型の位相比
   較器と、基準クロックパルスとスピンドルモータのイン
   デックスセンサからの回転数信号パルスが交互に入れば
   同期状態で出力がオフ状態になり、基準クロックが２回
   続けば出力が加速、回転数信号が２回続けば出力が減速
   となるような同期引込回路と、前記ICパッケージ外に設
   けられ、前記位相比較器信号の平均値と同期引込回路出
   力とを加算する加算器とからなり、 前記位相比較器及び同期引込回路は、回転数信号パルス
   の立上りを検出する第１の検出回路と、基準クロックパ
   ルスの立上りを検出する第２の検出回路と、前記第１の
   検出回路の出力信号でセットされ、第２の検出回路の出
   力信号でリセットされる第１のR/Sフリップフロップ
   と、前記第１の検出回路の出力信号をトリガとして前記
   第１のR/SフリップフロップのＱ出力をラッチし、前記
   第２の検出回路の出力信号でリセットされる第１のＤフ
   リップフロップと、前記第２の検出回路の出力信号をト
   リガとして前記第１のR/Sフリップフロップの出力を
   ラッチし、前記第１の検出回路の出力信号でリセットさ
   れる第２のＤフリップフロップと、前記第１のＤフリッ
   プフロップのＱ出力でセットされ、第２のＤフリップフ
   ロップのＱ出力でリセットされる第２のR/Sフリップフ
   ロップと、該第２のR/SフリップフロップのＱ出力が“H
   IGH"のときその出力を前記第１のＤフリップフロップの
   Ｑ出力の立上りでラッチし、“LOW"のときリセットされ
   る第３のＤフリップフロップと、前記第２のR/Sフリッ
   プフロップの出力が“HIGH"のときその出力を前記第
   ２のＤフリップフロップのＱ出力の立上りでラッチし、
   “LOW"のときリセットされる第４のＤフリップフロップ
   と、前記第３のＤフリップフロップの出力と第４のＤ
   フリップフロップの出力が共に“HIGH"のとき高イン
   ピーダンスとなって前記第４のＤフリップフロップのＱ
   出力を通さず、それ以外のときは前記第４のＤフリップ
   フロップのＱ出力を通すトライステートゲートとからな
   り、前記第１のR/SフリップフロップのＱ出力を位相比
   較出力、前記トライステートゲートの出力を同期引込回
   路出力とし、 かつ同期状態になった後、インデックスセンサ信号が２
   パルス以上入ったとき記録再生可能な状態になったこと
   を検出してレディ信号を出力するレディ検出回路を備え
   ていることを特徴とする記録再生装置のスピンドルモー
   タ回転数制御装置。